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1、清华大学自动化系 电子课程设计 目录 1. 数字式可调增益放大电路任务书 .1 1.1. 设计目的 1 1.2. 设计内容与要求 1 1.3. 总体方案参考 1 1.4. 设计报告内容要求 .1 1.5. 课程设计说明书的格式 2 2. 总体设计方案 3 2.1. 基本设计要求 3 2.2. 提高要求 3 2.3. 电路原理图 .4 2.3.1. 比较电路 4 2.3.2. 增益及输出电路 5 2.3.3. 整理滤波电路 .6 2.3.4. 增益显示电路 .6 2.4. 元件清单表 .7 2.4.1. 基本要求元件清单表 .7 2.4.2. 提高要求元件清单表 .7 3. FPGA 模块设计
2、.8 3.1. 模拟比较器输出模块.8 3.2. 数码管显示及译码模块 9 4. 电路仿真 11 4.1. 基本要求 . 11 4.1.1. 输入为 0.4V 时 11 4.1.2. 输入为 10V 时 . 12 4.2. 提高要求 . 13 4.2.1. 输入峰峰值为 430mV 时 . 13 4.2.2. 输入峰峰值为 4V 时 . 14 4.2.3. 输入峰峰值为 10V 时 . 15 5. 总结与反思 16 清华大学自动化系 电子课程设计 1 1. 数字式可调增益放大电路任务书 1.1.1.1. 设计目的设计目的 1.了解常用数字、模拟集成电路的使用； 2.了解模拟运放和 DAC 芯片
3、的工作原理； 3.掌握利用 DAC 集成芯片和运算放大器设计数字式可调增益放大电路的原理和 Multisim 调 试的方法。 1.2.1.2. 设计内容与要求设计内容与要求 1.利用 DAC 芯片、运算放大器和数码管设计一个数字式可调增益放大电路； 2.要求信号发生器产生频率为 01MHz、幅值为 1V 的标准正弦信号，通过该放大电路，电 路增益从 05 可数字式调节，一般可分为 256 个档位。通过调节档位，观察输出波形的幅 值变化，且与输入信号同相位； 3.电路供电电源为15V； 4.画出电路图，写出完整的报告； 5.用 Multisim 画出电路，并采用虚拟面包板调试之，得到直观的运行效
4、果。 。 1.3.1.3. 总体方案参考总体方案参考 555定 时器计时 器电 路数码 管显 示逻辑 控制 电路图 1-1 总体方案参考图 1.4.1.4. 设计报告内容要求设计报告内容要求 1.写出你考虑该问题的基本设计思路，画出一个实现电路功能的大致框图。 2.画出框图中的各部分电路，对各部分电路的工作原理和芯片的管脚作用应作出说明。 3.画出整个设计电路的原理电路图，并简要地说明电路的工作原理。 4.评分依据：设计思路；单元电路正确与否；整体电路是否完整；电路原理说明是 否基本正确；报告是否清晰；答辩过程中回答问题是否基本正确。 清华大学自动化系 电子课程设计 2 1.5.1.5. 课程
5、设计说明书的格式课程设计说明书的格式 1评分表 2封面 3目录 4正文 （1）课程设计任务书； （2）总体设计方案（画出一个实现电路功能的大致框图） ； （3）单元电路（各组成部分电路）设计及其原理说明； （4）元器件的选择及其相关技术数据、参数的计算； （5）总体电路原理图及整个电路的工作原理。 （6）组装调试的内容 5课程设计中的收获和体会 6参考文献 清华大学自动化系 电子课程设计 3 2. 总体设计方案 2.1.2.1. 基本设计要求基本设计要求 首先考虑的是输入信号会根据电压值的大小调整增益，而比较的标准就是 0.5V 与 5V， 所以要设计比较电路。在此实验中考虑使用集成的 Lm3
6、11 比较器。 其次，在比较之后，需要选择档位，这样的话就需要类似于之前接触过的 74LS153 数据 比较器这类功能的器件。与数据选择器不同的是，选通的不是高低电平信号，而是选通输入 信号，所以综合考虑选择了 4052 模拟开关。 图 2-1 基本设计要求流程图 2.2.2.2. 提高要求提高要求 提高要求用的是交流信号，而题目中要求参与档位选择比较的值是输入信号的峰峰值， 所以提高要求中最主要的任务就是提取输入交流信号的峰峰值。 综合考虑， 决定使用精密整 流滤波电路来实现峰峰值的提取。其余的部分均与基础部分的设计相同。 图 2-2 提高设计要求流程图 直流信号 比较器 模拟开关选通 三种
7、增益档位 反相器 放大信号 直流信号 比较器 模拟开关选通 三种增益档位 反相器 放大信号 交流信号 整流滤波 门电路，电压跟随器 增益显示 清华大学自动化系 电子课程设计 4 2.3.2.3. 电路原理图电路原理图 2.3.1. 比较电路 图 2-3 比较电路电路图 图中 LM311 的输出端通过上拉电阻接到了 15V 电压源上，所以根据 LM311 的器件特性，当UU时，输出电压为约为 15V，当UU时，输出电压为 0，这正好符合 4052 的工作电压的要求。由于两个基准电压分别为 5V 与 0,5V，而电压源为 15V，所以要设计分压 电路。为了使基准电压受电路影响较小，所以分压电阻要较
8、大，加之器材购买方便的原因， 选择 200k，90k，10k 的分压方式。 清华大学自动化系 电子课程设计 5 2.3.2. 增益及输出电路 图 2-4 增益及输出电路电路图 如图所示，左边一个 UA741 的功能是实现 0.1,1,10 三个增益，右边一个 UA741 作为反相器使用。根据FR/1R分别为 0.1,1,10 三种情况，R1 均选为 100K，所以 RF 相应选为 10k，100k，1M。如前所述，通过增益电路与反向电路就可以得到相应的放大后的信号。 清华大学自动化系 电子课程设计 6 2.3.3. 整理滤波电路 图 2-5 增益及输出电路电路图 2.3.4. 增益显示电路 图
9、 2-6 增益显示电路电路图 清华大学自动化系 电子课程设计 7 对于门电路的设计，可以参照下面表 2-1 表 2-1 门电路逻辑表 B A X3 X2 X1 0 0 1 0 0 0 1 0 0 1 1 1 0 1 1 由此设计出相关的门电路。 2.4.2.4. 元件清单表元件清单表 2.4.1. 基本要求元件清单表 表 2-2 基本要求元件清单表 器件名称 型号 数量 电阻 1K 2 10K 10 100K 20 1M 1 运算放大器 UA741 2 模拟开关 CD4052 1 比较器 LM311 2 导线 - 若干 2.4.2. 提高要求元件清单表 表 2-3 提高要求元件清单表 器件名称
10、 型号 数量 电容 0.1F 1 检波二极管 1N4148 2 运算放大器 UA741 4 74LS04 74LS04 1 74LS00 74LS00 1 74LS20 74LS20 1 清华大学自动化系 电子课程设计 8 3. FPGA 模块设计 具体的设计是用 Verilog-HDL 语言写的，代码列举如下： 3.1.3.1. 模拟比较器输出模块模拟比较器输出模块 module in( input b, input a, input clk_1k, output reg3:0c5, output reg3:0c4, output reg t ); always(clk_1k) begin
11、if(b=1) if(a=1) begin c5=1; c4=0; t=1; end else begin c5=0; c4=0; t=0; end else if(a=1) begin c4=0; c5=1; t=0; end else begin c4=1; c5=0; t=0; end end endmodule 清华大学自动化系 电子课程设计 9 3.2.3.2. 数码管显示及译码模块数码管显示及译码模块 module test2( input 3:0 key, input clk_1k, input 3:0 c0, input 3:0 c1, input 3:0 c2, input
12、3:0 c3, input 3:0 c4, input 3:0 c5, output reg7:0op, output reg en0, output reg en1, output reg en2, output reg en3, output reg en4, output reg en5, input t ); reg 3:0 b; reg 3:0 n; always(posedge clk_1k) begin /*if(clr) begin*/ case(n) 0: begin en0=1; en1=0; en2=0; en3=0; en4=0; en5=0; b=c0; end 1:
13、 begin en0=0; en1=1; en2=0; en3=0; en4=0; en5=0; b=c1; end 2: begin en0=0; en1=0; en2=1; en3=0; en4=0; en5=0; b=c2; end 3: begin en0=0; en1=0; en2=0; en3=1; en4=0; en5=0; b=c3; end 4: begin en0=0; en1=0; en2=0; en3=0; en4=1; en5=0; b=c4; end 5: begin en0=0; en1=0; en2=0; en3=0; en4=0; en5=1; b=c5; e
14、nd endcase if(n=5) n=0; else n=n+1; /*end 清华大学自动化系 电子课程设计 10 else begin en0=0; en1=0; en2=0; en3=0; en4=0; en5=0; end*/ if(t=1) begin case(b) 4b0000: op=8b10111111; 4b0001: op=8b00000110; 4b0010: op=8b01011011; 4b0011: op=8b01001111; 4b0100: op=8b01100110; 4b0101: op=8b01101101; 4b0110: op=8b0111110
15、1; 4b0111: op=8b00000111; 4b1000: op=8b01111111; 4b1001: op=8b01101111; 4b1010: op=8b01110111; 4b1011: op=8b01111100; 4b1100: op=8b00111001; 4b1101: op=8b01011110; 4b1110: op=8b01111001; 4b1111: op=8b01110001; endcase end else begin case(b) 4b0000: op=8b00111111; 4b0001: op=8b00000110; 4b0010: op=8b01011011; 4b0011: op=8b01001111; 4b0100: op=8b01100110; 4b0101: op=8b01101101; 4b0110: op=8b01111101; 4b0111: op=8b00000111; 4b1000: op=8b01111111; 4b1001: op=8b01101111; 4b1010: op=8b01110111; 4b1011: op=8b01111100; 4b1100: op=8b00111001; 4b1101:
