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1、2018年9月28日星期五,第六章 时序逻辑电路,1,第六节 序列码发生器,一、概述,3.序列码发生器结构类型,二、计数型序列码发生器的设计,1.概念,2.作用,1.已知序列码,2.已知序列长度,2018年9月28日星期五,第六章 时序逻辑电路,2,三、移存型序列码发生器的设计,1.已知序列码,(2)利用最长线性序列码发生器进行设计,最长线性序列码（m序列码）发生器的设计,2.已知序列长度,(1)自己构造序列码，然后按“已知序列码”设计,非m序列码发生器的设计,2018年9月28日星期五,第六章 时序逻辑电路,3,一、概述,1.顺序脉冲概念,2.顺序脉冲发生器概念及分类,3.顺序脉冲发生器的设
2、计,第七节 顺序脉冲发生器,二、举例,2018年9月28日星期五,第六章 时序逻辑电路,4,一、概述,1.概念,序列码发生器：产生序列码的电路。,序列码：周期性重复出现的一串数码称为序列码。例：10110 10110 ,序列长度：一个周期内数码的个数称为序列长度。,第六节 序列码发生器,2018年9月28日星期五,第六章 时序逻辑电路,5,(1) 计数型,(2) 反馈移存型,3.序列码发生器结构类型,2.用途,（1）数字系统中的同步信号,（2）信道均衡中的训练序列信号,（3）通信中的测试信号等等,2018年9月28日星期五,第六章 时序逻辑电路,6,二、计数型序列码发生器的设计,图6.6.1
3、计数型序列码发生器的结构图,1.已知序列码,2018年9月28日星期五,第六章 时序逻辑电路,7,(1)设计模值等于序列长度的计数器,例6.6.1 设计产生序列码F=11110101的计数型序列码发生器。,设计步骤：,(2)设计输出F为所需序列码的组合电路,解： (1) 设计模值M=8的计数器,(2)设计输出F为所需序列码的组合电路,2018年9月28日星期五,第六章 时序逻辑电路,8,表6.6.1 例6.6.1组合逻辑的真值表,2018年9月28日星期五,第六章 时序逻辑电路,9,图6.6.3 用74161和74151构成的序列码发生器,2018年9月28日星期五,第六章 时序逻辑电路,10
4、,计数型序列码发生器的缺点：存在冒险现象即毛刺（尖脉冲）,2.已知序列长度,a、先构造一个满足长度要求的序列码,时序电路中毛刺的危害要远比组合电路中的危害 大得多。因此计数型序列码发生器使用得很少。,b、然后就按已知序列码进行设计即可,设计步骤：,2018年9月28日星期五,第六章 时序逻辑电路,11,三、移存型序列码发生器的设计,图6.6.2 反馈移存型序列码发生器的结构图,实质上就是移存型计数器,2018年9月28日星期五,第六章 时序逻辑电路,12,例 6.6.2 设计产生序列码101000，101000，的反馈移存型序列码发生器。,解： 求触发器的级数,1.已知序列码,取n = 3 。
5、,2018年9月28日星期五,第六章 时序逻辑电路,13, 列状态转移表(左移),表6.6.2 例6.6.2使用3个触发器的状态转移表,101000101000,2018年9月28日星期五,第六章 时序逻辑电路,14, 取n=4，列状态转移表,表6.6.3 例6.6.2的状态转移表,2018年9月28日星期五,第六章 时序逻辑电路,15, 求激励函数,D1,2018年9月28日星期五,第六章 时序逻辑电路,16, 作逻辑图,图6.6.4 例6.6.2的逻辑图,2018年9月28日星期五,第六章 时序逻辑电路,17,(2)利用最长线性序列码发生器进行设计,2.已知序列长度,(1)自己构造序列码，
6、然后按“已知序列码”设计,一、最长线性序列码（m序列码）发生器的设计,a.m序列码,序列长度 M=2n-1 的线性序列码。,在电路上，由移位寄存器和异或反馈网络构成。,b.m序列码发生器的设计,2018年9月28日星期五,第六章 时序逻辑电路,18,例6.3.3 设计M=15的m序列码发生器。,解： 求触发器的级数n,由 2n-1=15，得 n = 4。,确定反馈函数f。,f= Q4Q3,2018年9月28日星期五,第六章 时序逻辑电路,19,图6.6.5.m序列码发生器的一般结构,2018年9月28日星期五,第六章 时序逻辑电路,20,表6.6.4 m序列码反馈函数表,2018年9月28日星
7、期五,第六章 时序逻辑电路,21,作逻辑电路,d.m序列码发生器的自启动性,一般情况：,2018年9月28日星期五,第六章 时序逻辑电路,22,图6.6.6 M=15的m序列码发生器,2018年9月28日星期五,第六章 时序逻辑电路,23,0000,图6.6.7 M=15的m序列码发生器的状态转移图,2018年9月28日星期五,第六章 时序逻辑电路,24,A.M=2n的序列码发生器的设计,例 6.6.4 设计M=16的序列码发生器。,解:(1)触发器的级数 n = 4,(2)修改D1的表达式，把0000纳入M=15的m序列码发生器的状态转移图中,100000000001,D1 = ？,二、非m
8、序列码发生器的设计,2018年9月28日星期五,第六章 时序逻辑电路,25,10000001,D1 = f = Q4Q3,00000000,10000000,00000001,D1 = f = Q4Q3,对于M=2n的序列码发生器,结论：,(3)作逻辑电路,2018年9月28日星期五,第六章 时序逻辑电路,26,B.M2n-1的序列码发生器的设计,关键：找起跳状态。,起跳状态的确定：,作长度为2n-1的m线性序列,将向左移2n-1-M位，得线性序列,将和进行异或运算，得线性序列,结论：,2018年9月28日星期五,第六章 时序逻辑电路,27,例6.6.5 设计M=10的序列码发生器。,解 确定
9、触发器的级数n和M=2n-1的m序列码发生器的f。,由 2n-1M 2n 求得，n = 4,查表得：f = Q4Q3,2018年9月28日星期五,第六章 时序逻辑电路,28,111100010011010,确定激励函数D1,确定起跳状态,11110001001101011110,110101111000100,序列,序列（左移5位）,序列（）,作逻辑电路,2018年9月28日星期五,第六章 时序逻辑电路,29,第七节 顺序脉冲发生器,一、概述,1.顺序脉冲概念,2.顺序脉冲发生器概念及分类,节拍分配器：输出为电位信号,脉冲分配器：输出为脉冲信号,(1)概念(又称“分配器”),(2)分类,顺序脉
10、冲：周期性地、按时间先后次序依次输出的一组高（低）电平。,2018年9月28日星期五,第六章 时序逻辑电路,30,图6.7.1 电位信号和脉冲信号,2018年9月28日星期五,第六章 时序逻辑电路,31,3.顺序脉冲发生器的设计,输出端较多时：,采用计数器和译码器。,输出端较少时：,采用环形计数器。,二、举例,例6.7.1 试设计四输出节拍分配器。,解 (1)设计 M=4 的计数器,2018年9月28日星期五,第六章 时序逻辑电路,32,(2)设计 2-4 线译码器,列真值表,确定表达式,(3)画电路图,2018年9月28日星期五,第六章 时序逻辑电路,33,表6.7.1 2-4线译码器的真值
11、表,2018年9月28日星期五,第六章 时序逻辑电路,34,图6.7.2 四输出分配器,(a)计数器,(b)译码器,2018年9月28日星期五,第六章 时序逻辑电路,35,图6.7.3 四输出分配器工作波形,(a) 节拍分配器波形,2018年9月28日星期五,第六章 时序逻辑电路,36,图6.7.3 四输出分配器工作波形,(b) 脉冲分配器波形,2018年9月28日星期五,第六章 时序逻辑电路,37,图6.7.4 环形计数器作为节拍分配器,(a) 电路,例1 由M=4环形计数器实现四输出节拍分配器。,2018年9月28日星期五,第六章 时序逻辑电路,38,图6.7.4 环形计数器作为节拍分配器,(b) 工作波形,2018年9月28日星期五,第六章 时序逻辑电路,39,作业题,6.35 (1),6.40,
