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1、第四章 触发器,概述 4.1 基本触发器 4.2 同步触发器 4.3 边沿触发器 4.4 触发器的电气特性,一、对触发器的基本要求,1. 有两个稳定的状态(0、1)，以表示存储内容。,2. 能够接收、保存和输出信号。,二、现态和次态,1. 现态 ：,触发器接收输入信号之前的状态。,2. 次态 ：,触发器接收输入信号之后的状态。,三、分类,1. 按电路结构和工作特点：,基本触发器、同步触发器、边沿触发器。,2. 按逻辑功能分：,RS、JK、D 和 T(T )。,概述,G2,4.1.1 由与非门组成基本触发器,一、电路组成及逻辑符号,Q = 0,0 态,Q = 1,1 态,4.1 基本触发器,二、
2、工作原理,Q = Q,“保持”,Q = 0,0 态,“置 0”或“复位” (Reset),Q = 1,1 态,“置 1”或“置位” (Set),1 态,0 态,信号同时撤消：,状态不确定(随机),(不允许),状态决定于后撤消的信号,简化波形图,Q,Q,信号同时撤消,出现不确定状态,Q n+1,0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1,R S Qn,三、特性表和特性方程,1. 特性表：,0 1 1 1 0 0,不用,不用,2. 简化特性表,R S,Q n+1,0 0,0 1,1 0,1 1,Q n,保持,1,置 1,0,置 0,不用,不允许,
3、3. 特性方程：,Q n+1,0,1,1,1,0,0,约束条件,反映触发器次态Qn+1与现态Qn和输入变量之间对应关系的表格,例（设初态为0态）,Q,4.1.2 由或非门组成的基本触发器,一、电路及符号,二、工作原理,“保持”,“置 0”,“置 1”,“不允许”,若高电平同时撤消，则状态不定。,S,R,Q,三、特性表和特性方程,约束条件,四、基本 RS 触发器主要特点,1. 优点：结构简单， 具有置 0、置 1、保持功能。,2. 问题：输入电平直接控制输出状态，使用不便，抗干扰能力差；R、S 之间有约束。,波形图,4.1.3 集成基本触发器,一、CMOS 集成基本触发器,1. 由与非门组成：C
4、C4044,三态 RS 锁存触发器特性表,内含 4 个基本 RS 触发器,2. 由或非门组成：CC4043(略),二、TTL 集成基本触发器,74279、74LS279,同步触发器：,触发器的工作状态不仅受输入端 (R、S) 控制，而且还受时钟脉冲(CP) 的控制。,基本 RS 触发器：,S 直接置位端；,R 直接复位端。,(不受 CP 控制),同步触发器：,同步 RS 触发器,同步 D 触发器,4.2.1 同步 RS 触发器,4.2 同步触发器,一、电路组成及工作原理,1. 电路及逻辑符号,曾用符号,国标符号,2. 工作原理,当 CP = 0,保持,当 CP = 1,与基本 RS 触发器功能
5、相同,特性表：,特性方程:,约束条件,CP = 1期间有效,二、主要特点,1. 时钟电平控制,CP = 1 期间接受输入信号；,CP = 0 期间输出保持不变。,（抗干扰能力有所增强）,2. RS 之间有约束,4.2.2 同步 D 触发器,一、电路组成及工作原理,（CP = 1期间有效）,简化电路：省掉反相器。,二、主要特点,1. 时钟电平控制，无约束问题；,2. CP = 1 时跟随。,下降沿到来时锁存,三、集成同步 D 触发器,1. TTL：74LS375,2. CMOS：CC4042,POL CP极性控制信号,POL=1 CP=1期间有效 下降沿锁存,POL=0 CP=0期间有效 上升沿
6、锁存,特性表,真值表,国标符号,4.3.1 边沿 D 触发器,一、电路组成及符号,从主,二、工作原理,CP 下降沿时刻有效,4.3 边沿触发器,二、 集成边沿D 触发器,(一) CMOS 边沿 D 触发器,CC4013 (双 D 触发器),符号,引出端 功能,特性表,CP 上升沿触发,(二) TTL 边沿 D 触发器,7474 (双 D 触发器),符号,引出端 功能,特性表, ,三、主要特点(一) CP 的上升沿(正边沿)或下降沿(负边沿)触发；(二) 抗干扰能力极强；(三) 只有置 1、置 0 功能。,4.3.2 边沿 JK 触发器,一、电路组成及符号,二、工作原理,JK,冗余项,CP 下降
7、沿有效,二、 集成边沿 JK 触发器,(一) CMOS 边沿 JK 触发器,CC4027,国 标 符 号,曾 用 符 号,引出端功能图,特 性 表,（二）TTL 边沿 JK 触发器,CP 下降沿触发,异步复位端 RD、异步置位端 SD 均为低电平有效,74LS112 (双 JK 触发器),三、主要特点,(一) CP 的上升沿或下降沿触发；,(二) 抗干扰能力极强，工作速度很高，在触发沿瞬间，按 的规定更新状态；,(三) 功能齐全(保持、置 1、置 0、翻转)，使用方便。,四、波形图,设输出端 初态为 0,Q,4.3.3 边沿触发器的功能分类、功能表示 方法及转换,一、边沿触发器逻辑功能分类,(
8、1). 定义,1. JK 型触发器,在时钟脉冲的作用下，根据输入信号J、K的不同，凡是具有保持、置0、置1和翻转功能的电路。,2、符号,3、特性表,Q n,0,1,保持,置0,置1,翻转,4、特性方程,CP下降沿 时刻有效,2. D 型触发器,2、符号,3、特性表,4、特性方程,CP 上升沿 时刻有效,置 0,置 1,(1). 定义,在时钟脉冲的作用下，凡是具有置0、置1功能的电路。,3. T 型触发器,保持,翻转,CP 下降沿时刻有效,1、定义,在时钟脉冲的作用下，根据输入信号T的不同，凡是具有保持和翻转功能的电路。,2、符号,3、特性表,4、特性方程,4. T 型触发器,翻转,CP 下降沿
9、时刻有效,2、符号,3、特性表,4、特性方程,1、定义,在时钟脉冲的作用下，具有翻转功能的电路。,二、 边沿触发器逻辑功能表示方法,一、特性表、卡诺图、特性方程,特性表、卡诺图、特性方程、状态图、时序图,(1) 特性表(真值表),(2)卡诺图,D 触发器：,单变量的函数，其卡诺图无意义。,JK 触发器：,(3) 特性方程,D 触发器：,JK 触发器：,2. 状态图和时序图,(1) 状态图,D 触发器：,D = 0,D = 1,D = 1,D = 0,JK 触发器:,J = 0 K = ,J = 1， K = ,J = K= 0,J = ， K = 1,表示触发器的状态转换关系及条件的几何图形,
10、(2) 时序图,D 触发器：,特点：表述了CP 对输入和触发器状态在时间上的对应关系和控制或触发作用。,CP 上升 沿触发,JK 触发器：,CP 下降 沿触发,三、边沿触发器逻辑功能表示方法间的转换,1、特性表 卡诺图、特性方程、状态图和时序图,0,1,0,0,1,1,1,0,(1) 特性表 卡诺图、状态图,(2) 特性表 特性方程,2、状态图 特性表、卡诺图、特性方程和时序图,0 0 0 0,0 1,0 1,0,1,0 0,0,0,1 1,1,1,1 0,1,0,状态图 时序图,例 4.6.1 已知 CP、J、K 波形，画输出波形。 假设初始状态为 0。,J K,1 0,0 1,1 1,0
11、0,0 0,Q,0,1,0,0,1,1,4.4.1 静态特性,一、CMOS 触发器,由于 CMOS 触发器的输入、输出以 CMOS反相器 作为缓冲级，故特性与 CMOS 反相器相同，不赘述。,二、TTL 触发器,与 TTL 反相器相同。,4.4 触发器的电气特性,4.4.2 动态特性,一、输入信号的建立时间和保持时间,1、 建立时间 tset,指要求触发器输入信号 先于 CP 信号的时间。,2、 保持时间 th,指保证触发器可靠翻转， CP 到来后输入信号需保持的时间。,边沿 D 触发器的 tset 和 th 均在 10 ns 左右。,二、时钟触发器的传输延迟时间,(1) tPHL,为输出端由
12、高电平变为低电平的传输延迟时间。,TTL 边沿 D 触发器7474， tPHL 40 ns。,(2) tPLH,为输出端由低电平变为高电平的传输延迟时间。,7474， 25 ns。,三、时钟触发器的最高时钟频率 fmax,由于每一级门电路的传输延迟，使时钟触发器的最高工作频率受到限制。,7474， fmax 15 MHz。,第四章 小 结,一、触发器和门电路一样，也是组成数字电路的基本逻辑单元。它有两个基本特性：,1. 有两个稳定的状态（0 状态和 1 状态）。,2. 在外信号作用下，两个稳定状态可相互转换；没有外信号作用时，保持原状态不变。,因此，触发器具有记忆功能，常用来保存二进制信息。,
13、二、触发器的逻辑功能,指触发器输出的次态 Qn+1 与输出的现态 Qn 及输入 信号之间的逻辑关系。触发器逻辑功能的描述方法主要 有特性表、卡诺图、特性方程、状态转换图和波形图 （时序图）。,二、触发器的分类,1. 根据电路结构不同，触发器可分为,（1）基本触发器：输入信号电平直接控制。,特性方程,（2）同步触发器：时钟电平直接控制。,特性方程,同步 RS 触发器,CP = 1（或 0）时有效,同步 D 触发器,（约束条件）,2. 根据逻辑功能不同，时钟触发器可分为,（1）RS 触发器,（约束条件）,（3）D 触发器,（4）T 触发器,（5）T 触发器,利用特性方程可实现不同功能触发器间逻辑功能的相互转换。,（2）JK 触发器,解,SD、RD 异步置位（置1）、复位（置0）端。,CP 上升沿触发。,CP,D,SD,RD,Q,
