《基于vhdliir数字滤波器的设计说明书》由会员分享，可在线阅读，更多相关《基于vhdliir数字滤波器的设计说明书（57页珍藏版）》请在金锄头文库上搜索。
1、毕业设计说明书学生姓名学生姓名学学 号号170602045院院 ( (系系) )物理与电子电气工程学院专专 业业电子信息科学与技术题题 目目基于 VHDL 的 IIR 数字滤波器的设计指导教师指导教师教授/硕士2010年5月淮阴师范学院毕业论文（设计）1摘摘 要要: :本课题采用一种基于 VHDL 的 IIR 数字滤波器的设计方案,首先分析了 IIR 数字滤波器的原理及设计方法，然后通过 QUARTUS的设计平台，采用自顶向下的模块化设计思想将整个 IIR 数字滤波器分为：时序控制、延时、补码乘加和累加四个功能模块。分别对各模块采用 VHDL 进行描述后，进行了仿真和综合。仿真结果表明，本课题
2、所设计的IIR 数字滤波器运算速度较快,系数改变灵活，有较好的参考价值。关键词：关键词：电子设计自动化，IIR 数字滤波器（无限长冲激响应） ，现场可编程门阵列，硬件描述Abstract: A kind of IIR digital filter design method was introduced in the paper, which is based on FPGA. By used the design plant of QUARTUS, we adopt blocking method named “Top-down ” and divide the entire IIR dig
3、ital filter into four blocks, which are Clock control, Time delay, Multiply-addition and Progression. After described with VHDL, we do emulate and synthesis to each block. The result shows that, the introduced IIR digital filter runs fast, and the coefficient changes agility. It has high worth for c
4、onsulting.Keywords: electronic design automation, iir digital filter, field programmable gate array, very high speed integrated circuit hardware description language (VHDL)淮阴师范学院毕业论文（设计）2淮阴师范学院毕业论文（设计）3目目 录录1. 序 言.32.IIR 数字滤波器及其硬件实现方法32.1 IIR 数字滤波器概念32.2 IIR 数字滤波器的硬件实现方案53. EDA 技术和可编程逻辑器件.83.1 电子设计自
5、动化 EDA 技术83.2 可编程逻辑器件93.3 硬件描述语言 VHDL 及数字系统设计方法.94. IIR 数字滤波器的设计与仿真结果分析104.1 各模块的设计与仿真结果分析104.2 IIR 数字滤波器的仿真与结果分析14结 束 语.18参考文献.19致 谢.20附录 1 各模块 VHDL 程序.21淮阴师范学院毕业论文（设计）41.1. 序序 言言随着 EDA 技术的发展和应用领域的扩大和深入，EDA 技术在电子信息、通信、自动控制及计算机应用等领域的重要性日益突出。这些技术的使用使得现代电子产品的体积减小、性能增强、集成化程度提高，与此同时其可编程能力也得以提高。在使用 EDA 进
6、行电子设计时，设计人员可按照“自顶向下”的设计方法，对整个系统进行方案设计和功能划分，采用硬件描述语言（DHL）完成系统行为级设计，最后通过综合器和适配器生成最终的目标器件。VHDL 语言是 EDA 设计中常用的一种 IEEE 标准语言，其具有覆盖面广、描述能力强、可读性好、支持大规模设计及逻辑单元利用等优点，因此受到越来越多的电子工程师的青睐。本次设计采用 EDA 技术中的模块化设计思想，就 IIR 数字滤波器中的一些关键电路进行设计,主要内容包括：时序控制模块、延时模块、补码乘加模块、累加模块和 IIR 数字滤波器的顶层设计。分别对各模块采用 VHDL 进行描述后，进行了仿真和综合，取得了
7、较好的设计效果。实验结果表明，本课题所设计的 IIR 数字滤波器具有运算速度快,系数改变灵活方便等特点。2.IIR2.IIR 数字滤波器及其硬件实现方法数字滤波器及其硬件实现方法2.12.1 IIRIIR 数字滤波器概念数字滤波器概念数字滤波器是完成信号滤波处理功能的，用有限精度算法实现的离散时间线性非时变系统。输入一组数字量，通过运算输出的是另一组数字量。数字滤波器具有稳定性好、精度高、灵活性大等突出优点。随着数字技术的发展，用数字技术设计滤波器的功能越来越受到人们的注意和广泛的应用。2.1.12.1.1 IIRIIR 数字滤波器的原理数字滤波器的原理一个数字滤波器的系统函数可以表示为：)(
8、zH= (1.1.1)( )H z)()( zXzY Njj jMii izbza1101直接由得出表示输入输出关系的常系数线性差分方程为：)(zH淮阴师范学院毕业论文（设计）5(1.1.2)(ny Miiinxa0)( Njjjnyb11)(式中、为滤波系数，当均为零时，该滤波器为 FIR 数字滤波器，当不均为ia1jb1jb1jb零时，则为 IIR 数字滤波器。与 FIR 数字滤波器相比，IIR 数字滤波器可以用较低的阶数获得高的选择性，所用的存储单元少，成本低、信号延迟小，并且 IIR 数字滤波器可以借助于模拟滤波器的设计成果，设计工作量相对较小，为此，本文就 IIR 数字滤波器进行相关
9、讨论。2.1.22.1.2 IIRIIR 数字滤波器的基本结构数字滤波器的基本结构IIR 数字滤波器有直接型、级联型和并联型三种基本结构。由 IIR 数字滤波器的 N 阶差分方程(1.1.2)式可知，设 M=N=2，则网络结构如图 1-1 所示。图 1-1 直接型结构 2.1.32.1.3 IIRIIR 数字滤波器的设计方法数字滤波器的设计方法IIR 数字滤波器的设计方法通常有模拟转换法、零极点累试法和优化设计法。1. IIR 数字滤波器的模拟转换设计法利用模拟滤波器成熟的理论和设计方法来设计 IIR 数字滤波器是经常使用的方法。设计过程是：按照技术要求设计一个模拟滤波器，得到滤波器的传输函数
10、，再按一)(sHa定的转换关系将转换成数字滤波器的系统函数。将传输函数从 s 平面)(sHa)(zH)(sHa转移到 z 平面的方法有多种，但工程上常用的是脉冲响应不变法和双线性变换法。2. IIR 数字滤波器的零极点累试法上述介绍的模拟转换设计法实际上是数字滤波器的一种间接设计方法，而且幅度特性受到所选模拟滤波器特性的限制。例如巴特沃斯低通幅度特性是单调下降，而切比雪夫低通特性带内或带外有上、下波动等，对于要求任意幅度特性的滤波器，则不适合采用这种方法。下述介绍的在数字域直接设计 IIR 数字滤波器的设计方法，其特点是适合设计任意幅度特性的滤波器。x(n)a0y(n)z-1b0a1z-1b1
11、a2淮阴师范学院毕业论文（设计）6在 IIR 数字滤波器的直接设计法中零极点累试法较为常用，设单位脉冲响应的零极点表达式为AzH)( NkkMrrzdzc1111)1 ()1 (（1.1.3）按照（1.1.3）式，系统特性取决于系统零极点的分布，通过分析，我们知道系统极点位置主要影响系统幅度特性峰值位置及其尖锐程度，零点位置主要影响系统幅度特性的谷值位置及其凹下的程度；且通过零极点分析的几何作图法可以定性地画出其幅度特性。上面的结论及方法提供了一种直接设计滤波器的方法。这种设计方法是根据其幅度特性先确定零极点位置，再按照确定的零极点写出其系统函数，画出其幅度特性，并与希望的进行比较，如不满足要
12、求。可通过移动零极点位置或增加（减少）零极点，进行修正。3.优化设计法IIR 数字滤波器除模拟转换设计法和零极点累试法外，还有一种直接在频域或者时域中进行设计，联立方程后需要计算机作辅助运算的方法，即所谓的优化设计法。2.22.2 IIRIIR 数字滤波器的硬件实现方案数字滤波器的硬件实现方案滤波器的实现主要包括两大类：DSPTMS320 系列芯片的实现和 ISP 器件的实现（主要包括 FPGA 和 CPLD） 。其中利用 DSPTMS320 系列芯片实现滤波时速度较慢，而利用 ISP 器件实现时，其运算速度比 DSP 器件要快好多倍。FPGA 的实现包括其自带的核的实现方法和自编程实现方法。
13、核的实现方法虽然好用并且结构缜密，但一般情况下使用的权限都会受到注册购买的限制，因此基于 FPGA 的自编程实现方法成了滤波器实现的首选。1.方案一：直接相乘累加式对于二阶的 IIR 数字滤波器，其传递函数为：(1.2.1)(zH2 11 02 21 10 1 zbzbzazaa滤波器信号流图见图 1-1，在第 n 时刻，是当时的输入样本； 是 n 时刻的 IIR)(nX)(nY滤波器的输出：)2() 1()()(10ndbndbnXnd淮阴师范学院毕业论文（设计）7(1.2.2)210)2() 1()()(andandandnY因此，可以用硬件乘法器和硬件加法器来实现乘法和加法。由式(1.2
14、.2)可以看出，按照这种设计方法，要用到 5 个乘法器和 6 个加法器。对于 FPGA 的设计来说，这种方法的缺点是比较耗费资源。2.方案二：基于 ROM 查表法的 VHDL 结构化设计采用 ROM 查表的方法，主要是为了避免使用硬件乘法器。二阶 IIR 的一般表示形式为：(1.2.3)211022110nnnnnnybybxaxaxay其中是输入序列，是输出序列，和是系数。假设输入序列为)(nX)(nYia1jb)(nX位 2 的补码，并以定点表示，并0);tmpb0);ta0) when (tmpb=“00000“) else tp2nprocess(clk_reg,clk_regbt)b
15、eginif clk_reg=1 then cnt0);elsif (clk_regbtevent and clk_regbt=1) thenif cnt5 then cnt=cnt+1;ytmp=ytmp+p; -完成补码相乘后的相加运算elsif(cnt=5) then if ytmp(8)=1 thentppp=not ytmp(7 downto 0)+1;yout(7 downto 0)=tppp;yout(8)=ytmp(8);else tppp=ytmp(7 downto 0);yout(7 downto 0)=tppp;yout(8)=ytmp(8);end if;end if;
16、end if;end process;end bhv;淮阴师范学院毕业论文（设计）27累加模块程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity addyn isport (clk:in std_logic;res:in std_logic;yout:in std_logic_vector(8 downto 0);youtput:out std_logic_vector(8 downto 0);end addyn;architecture bhv of addy
