《数字电路与系统》由会员分享，可在线阅读，更多相关《数字电路与系统（48页珍藏版）》请在金锄头文库上搜索。
1、1,数字电路与系统,第六章、时序逻辑电路 Part 4,2,第六章第五版 习题,第五版 6.3; 6.5; 6.6; 6.7 6.33; 6.35 6.9; 6.10; 6.12; 6.11 6.16; 6.19; 6.22; 6.28; 6.29,第四版 5.2; 5.3; 5.4; 5.5 5.27; 5.29 5.6; 5.7; 5.9; 5.11 5.13; 5.15; 5.18; 5.23; 5.24,3,第六章 时序逻辑电路,6.1 时序逻辑电路的分析方法 6.2 时序逻辑电路的设计方法 6.3 常用时序逻辑电路 计数器（同步/异步） 任意进制计数器的构成方法 移位寄存型计数器（“
2、环形计数器”） 寄存器 序列信号发生器,4,6.3 常用时序逻辑电路,计数器 同步计数器 十六进制加法/减法/可逆计数器 十进制加法/减法/可逆计数器 异步计数器 移位寄存型计数器 环形 和 扭环型 寄存器 序列信号发生器 计数器和译码器构成 说明：译码器的构成包括：门电路/译码器/数据选择器/存储器 移位寄存器和反馈逻辑构成 特例：移位寄存型计数器 环形和扭环型，自启动分析/设计 应用 顺序脉冲发生器，小m序列发生器,Part 04,Part 05,5,计数器,计数器用以统计输入脉冲CP个数的电路 分类 二进制计数器、十进制计数器，任意进制计数器 加法计数器、减法计数器，加/减（可逆）计数器
3、 同步计数器和异步计数器 移位寄存型计数器 应用 计数 分频 定时 构成序列发生器（加组合逻辑译码）,6,计数器,6.3.1 计数器 同步计数器 同步二进制计数器 同步二进制加法计数器 同步二进制减法计数器 同步二进制加/减（可逆）计数器 同步十进制计数器 同步十进制加法计数器 异步计数器 参见：异步时序逻辑电路的设计,6.3.2 任意进制计数器的构成方法 置零法、置数法，直接/同步 置位 操作； 多片组合； 整体 置零/置数。移位寄存型计数器 环形 扭环形,7,6.3.1.1 同步二进制计数器,同步二进制加法计数器 联想： T-触发器（T-触发器） Toggle 触发器的翻转特性 计数 二进
4、制加法 与 各个二进制位翻转（改变）的关系,规则： 多位二进制数的末位加1时，最低位（末位）改变状态； 第i位以下（0, , i-1)皆为1时，第i位改变状态。,8,6.3.1.1 同步二进制计数器,构成方法： 1. 用T触发器构成 每次CP（亦即计数脉冲）到达时，使该翻转的触发器控制端 T=1，不该翻转的 T=0 。 2. 用T触发器构成 每次计数脉冲到达时，只能馈入到那些该翻转的触发器的CP输入端上，不给不该翻转的触发器CP信号。,9,6.3.1.1 同步二进制计数器,T触发器构成的同步二进制计数器 驱动方程：,J0=K0=1， J1=K1=Q0， J2=K2=Q0Q1， J3=K3=Q0
5、Q1Q2 C=Q0Q1Q2Q3,电路实现用JK触发器,10,6.3.1.1 同步二进制计数器,状态转换表,11,6.3.1.1 同步二进制计数器,状态转换图,时序图,12,6.3.1.1 同步二进制计数器,4位二进制同步加法计数器74161 加法计数 控制电路 同步预置数、保持、异步置零功能 “封锁” 与 “打开” 对于“与”输入端，控制信号为0时“封锁”，控制信号位1时“打开”。,13, 6.3.1.1 同步二进制计数器,4位二进制同步加法计数器74161,功能表,其它型号：4位二进制同步加法计数器74162, 74163 同步置零,14, 6.3.1.1 同步二进制计数器,T触发器构成的同
6、步十六进制（4位二进制）加法计数器,( i = 1, 2, , n-1),15, 6.3.1.1 同步二进制计数器,同步二进制减法计数器,规则： 多位二进制数的末位减1时，最低位改变状态 第i位以下皆为0时，第i位改变状态,可用T触发器构成多位二进制减法器驱动方程：,16,CP, 6.3.1.1 同步二进制计数器,JK触发器组成的4位同步二进制减法计数器,17, 6.3.1.1,同步二进制可逆计数器,18, 6.3.1.1 同步二进制计数器,4位二进制同步可逆计数器 74191 功能表,19,6.3.1.1 同步二进制计数器,4位二进制同步可逆计数器74191 时序图,串行时钟输出端,串行时钟
7、输出端在计数周期循环结束时，提供一个上升沿信号。,20,6.3.1.2 同步十进制计数器,同步十进制加法计数器,二进制计数，10011010 十进制计数，10010000 09计数照旧，AF无关，“9”状态修改的T触发器驱动,添加保持条件 Q3=1时保持,21,6.3.1.2 同步十进制计数器,同步十进制加法计数器 T触发器的驱动方程修改为：将驱动方程代入T触发器的特性方程得到状态方程。 检查自启动能力： 状态转换图；或者， 无关状态带入状态方程。,CP,22,6.3.1.2 同步十进制计数器,十进制同步加法计数器74160,功能表,23,6.3.1.2 同步十进制计数器,减法，要求 0000
8、 1001 十进制同步可逆计数器74190,功能表,CP,24,6.3.1.3 异步计数器,每位二进制数用一个 T 触发器计数 低位的进位信号作为相邻高位的计数脉冲,异步二进制加法计数器,25,6.3.1.3 异步计数器,异步二进制减法计数器,26,6.3.1.3 异步计数器,异步计数器的特点 定义：当时钟脉冲输入的时候，触发器的翻转是有先后因果关系的，不是同时发生的。 优点 结构简单 缺点 各个触发器各级的信号驱动是串行连接的，在最不利的情况下，要经过各级触发器传输延迟之和后，新状态才能稳定的建立起来，故而工作频率低； 电路状态的译码存在竞争冒险，可能会形成错误的毛刺触发脉冲。,27,6.3
9、.1.3 异步计数器,课题：设计异步五进制计数器 参见 “异步时序逻辑设计”,28, 6.3.1.3 异步计数器,时钟方程：CP0=CP（下降沿）CP1=Q0（由10时）CP2=Q1（由10时）CP3=Q0（由10时）,驱动方程：,状态方程：,异步十进制加法计数器,同理： 用负脉冲触发器构成,29,教材中提到： “在分析一些比较简单的异步时序电路时，可以采取从物理概念出发直接画波形图的方法分析它的功能，而不一定按前面介绍的异步时序电路的分析方法去写方程式。” 笔者认为：以我个人的经验恰恰相反，实际上如果只有知道功能，才能推出所谓的“物理概念”。除非电路非常简单，否则，按照一定步骤解决问题，一般
10、效率和准确程度都优于画时序图（波形图）。 笔者认为：倒是在设计中，可以利用一些“物理概念”。,30,6.3.1.3 异步计数器,异步 二五十 进制计数器,31,6.3.1.3 异步计数器,二五十进制异步计数器74LS290 用下降沿触发的边沿JK触发器代替主从JK,两个R输入端为置0输入端 两个S输入端为置9输入端,32,6.3.2 任意进制计数器,计数器的级联,两个模N计数器级联，可实现NN的计数器,并行进位法,串行进位法,33,6.3.2 任意进制计数器,任意进制计数器的构成方法 用已有计数器产品经过外电路连接，形成任意进制计数器。 假定已有N进制计数器，需要得到M进制计数器，分两种情况讨
11、论：MN 的情况,34,6.3.2 任意进制计数器,当MN的情况 置零法 和 置数法,注意同步与异步 !,35,6.3.2 任意进制计数器,1. 当MN的情况 先将M因数分解为 每个NiN， 当Ni=N ，OK； 当NiN ，按前面所述 情况1 （MN）办理； 考虑：采用 并行进位 还是 串行进位。先利用 计数器级联；然后 整体置零 或 整体置数。 一般用于M分解后得到的素数也大于N的情况。,42,6.3.2 任意进制计数器,例11：用两片同步十进制计数器74160接成二十九进制计数器。 解法一：采用整体异步置零（清零）法,43,6.3.2 任意进制计数器,例11：用两片同步十进制计数器741
12、60接成二十九进制计数器。 解法二：采用整体同步置数（置入0000）法,44,6.3.3 移位寄存器型计数器,移位寄存器型计数器 之 环形计数器,45,6.3.3 移位寄存器型计数器,移位寄存器型计数器 之 扭环形计数器,不能自启动,46,6.3.3 移位寄存器型计数器,结论： 用n位移位寄存器构成 环形计数器 可以得到n个状态的有效循环； 用n位移位寄存器构成 扭环形计数器 可以得到2n个状态的有效循环。 特点对于 扭环形 计数器,对于有效循环，电路在每次状态转换时只有一位触发器改变状态，对于电路状态的译码，不会产生“竞争冒险”,47,6.3.3 移位寄存器型计数器,环形计数器 和 扭环形计数器的自启动设计 改进反馈逻辑电路 简单的例子，如：方法：参见“移位寄存器型序列信号发生器”的分析与设计（ Part 5）,48,课程信息,教师： 教研室：新主楼F座 e-Mail: 电话: 教辅,
