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1、E英6J江渡58不验证电路逮辑P砂E渡力之平面布局列预制门阵列芯片流程图schoolofphyebascsoficlayoutdesgn志应不英命VHDL医(HDL)壬EE史VeryHighSpeedIntegratedCircuitsHDL人EVerilogHDL:1983年由PhilMoorby首创于1995年成为IEEE标准客易掌握,在开关电路描述方面比VHDL强很多EE志应不胡22工HDL:HardwareDescriptionLanguageHDL编码的模拟验证要比晶体管级的SPICE模拟快得多,但不如真正的Si忱片快。国E可以在不门的柚象层火对电路加以描止右ID国人dUeE在每个抽
2、象层次的描述上都可被模拟验证【n特点三:较高层次的HDL描述与具体的工艺实现无关,便于标准E应sihoolofphyeE志应不。设计输入:HDL-从域和层次表示分层分级设计思想E门结构域:集成电路的逗辑和电路组成物理域:集成电路掩膜版的几何特性和物理特性的具体实现peRTL级:“完成信号在各级寄存器之间的传送任务DE江园tsihoolofphyebascsoflclayoutdesgn志应设计输入:HDL-从垣和层次表示分层分级设计思想sihoolofplysbascsoficlayoutdeson志应李胡2渡工E行为级:有关行为和技术指标模块,客易理解RTL级:有关逻辑执行步骤的模块,较难理
3、解门级:有关逻辑部件互相连接的模块,很难理解开关级:有关物理形状和布局参数的模块,非常难理解d林人D伟逗辑综合:把RTL级模块转换成门级。E团E柳tEbascsoflclayoutdesgn志应胡2颜L础上发展起来的一种硬件描述语言,简洁,高效,灵活,语法给E河VHDL和VerilogHDL两者相比,VHDL的书写规则比VerilogEE对于PLD/FPGA设计者而言,两种语言可以自由选择。如果您是ASIC(专用集成电路)设计人员,则必颁首先掌握verilog,国为在IC设计领域,90%以上的公司都是采用verilog进行IC设计。EE志应随2z颖一人LVHDL和VerilogHDL有很多的共
4、同点,如硬件描述与实现工艺无关,能形式化地抽象表示电路的行为和结构,具有电路仿真与验证机制以保证设计的正确性等。目前,国内外设计者使用Verilog和VHDL的情况:U白大陆:大学,公司EEVerilogHDL日志应腾22圆目仁吴LVHDL印VHSICHDL(VHSIC:VeryHighSpeedICJ.它起源于美国国防部(DOD:DepartmentOfDefense)于80年代初提出的超高速集成电路发展计刘VHSIC。“TheDODmandatedthatalldigitalelectroniccircuitsbedescribedn朋6怀VHDL是在ADA语言的基础上发展起来的。woualjRehutou.cComdesignverificationandauto-regressiontests;VHDLisrecommendedforgovernmentcontracts;VHDLcommercialmodelsareavailableforpurchase;VHDLisadocumentationlanguage;VHDLisasimulationlanguage.sihoolofphyebascsoflclayoutdesgn
