MaxplusII简介及原理图设计法

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1、MaxplusII简介及原理图设计法,MaxplusII简介及原理图设计法,1、Altera公司简介及技术发展历程 2、MaxplusII软件简介 3、使用MaxplusII开发FPGA流程 4、一位全加器设计实例 5、总结,MaxplusII简介及原理图设计法,1、Altera公司简介及技术发展历程Altera由Robert Hartmann、Michael Magranet、Paul Newhagen和Jim Sansbury于1983年创立，这些有远见的人们对当时的研究进行投资，认为半导体客户将从用户可编程标准产品中受益，逐步取代逻辑门阵列。为满足这些市场需求，Altera的创始人发明了

2、首款可编程逻辑器件(PLD)EP300，开创了半导体业界全新的市场领域。这一灵活的新解决方案在市场上打败了传统的标准产品，为Altera带来了半导体创新领先企业的盛誉。,1999 APEX EP20K1500E FPGA 业界第一款超过1.5M逻辑门的PLD 1999 Quartus 软件 嵌入式逻辑分析器(SignalTap ) 1998 Quartus 软件 支持加密IP内核 1997 Quartus 软件 图形用户界面下配置参数化模块和IP内核(MegaWizard ) 1996 FLEX 10K FPGA 带有集成锁相环(PLL)的FPGA 1995 FLEX 10K FPGA 带有嵌

3、入式模块RAM的FPGA 1994 MAX 9000 CPLD JTAG在系统可编程CPLD 1993 Quartus 软件 支持参数化模块库(LPM) 1992 FLEX 8000 FPGA Altera的第一款现场可编程门阵列(FPGA) 1991 MAX+PLUS II 软件 基于Windows的逻辑设计工具包 1988 MAX+PLUS II 软件 逻辑设计的全功能集成图形CAD环境 1988 MAX 5000 CPLD世界上的第一款高密度复杂可编程逻辑器件(CPLD)。专利冗余技术降低了缺陷，提高了产量(首次在0.65m中推出，这一关键技术继续提高了当今Altera 65nm器件的产

4、量。) 1985 EP1200 业界第一款高密度CMOS PLD 1984 A+PLUS 软件 业界第一款基于PC的开发系统 1984 EP300 器件和管芯 世界上第一款可编程逻辑器件(PLD) 1983 演示盒Altera的第一个演示盒“T-bird Tail Lights” 1983 - Altera公司成立,2003 Stratix FPGA 0.13m、300mm、高速高密度FPGA 2002 Quartus II 软件 可编程逻辑设计工具包，支持Linux。 2002 Cyclone FPGA 世界上成本最低的FPGA(0.13m) 2002 SOPC Builder 第一款FPG

5、A自动系统生成工具 2002 Stratix FPGA 世界上第一款带有嵌入式DSP模块的FPGA 2001 HardCopy APEX TM 结构化 ASIC FPGA 首次无缝移植至低成本结构化ASIC 2001 系统互联架构 第一款自动生成的互联架构，支持同时主机/从机操作。 2001 Quartus II 软件 推出Quartus II 设计软件 2001 MercuryTM FPGA 世界上第一款带有嵌入式收发器的0.18m FPGA 2000 基于 ARM 的 Excalibur TM 器件 世界上第一款带有硬件嵌入式处理器的 FPGA 2000 Nios 嵌入式处理器 世界上第一

6、款嵌入式处理器，适合可编程逻辑应用。 1999 知识产权 (IP) Altera的IP MegaStoreTM 网站发布,2009 Arria II GX FPGA 业界功耗最低的成本最优40-nm FPGA，它带有3.75-Gbps收发器，进一步提高了可用性，使设计人员能够更迅速地完成工程。 2009 Stratix IV GT FPGA 业界唯一集成了11.3-Gbps收发器的FPGA，适合40G/100G应用。 2008 Stratix IV FPGA 业界的首款40-nm FPGA，具有最高的密度、最好的性能、最低的功耗、最大的收发器带宽(高达8.5-Gbps 的收发器)，并为PCI

7、Express Gen 1/2提供硬核知识产权(IP)模块。 2007 ArriaTM GX FPGAs 业界的首款低成本，基于收发器的中端，协议优化的FPGA。 2007 Cyclone III FPGA 业界的首款低成本65nm FPGA，前所未有地同时实现了低功耗、低成本和高性能。 2006 Stratix III FPGA 65nm FPGA以更高的密度和性能支持高级集成，实现更复杂的产品。 2006 Quartus II 软件 自然支持SDC设计约束 2006 C2H 编译器 嵌入式处理器的首款自动ANSI C至寄存器级(RTL)生成工具 2006 Stratix II GX FPG

8、A 速度最快，密度最大的90nm FPGA架构，含有工作在622Mbps至6.375Gbps的20个低功耗收发器。 2005 HardCopy II 结构化 ASIC 精细粒度体系结构；从90nm Stratix II FGPA原型无缝移植。 2005 Cyclone II FPGA 90nm FPGA，业界首款低成本FPGA，成本降低30，密度提高3倍。 2004 Stratix II FPGA 90nm FPGA，含有名为ALM的8输入“分段式”查找表(LUT)，以此替代了4输入LUT体系结构。 2003 Quartus II 软件 可编程逻辑软件包，提供Tcl脚本支持。 2003 Str

9、atix GX FPGA 0.13m FPGA，分块收发器体系结构。 2003 HardCopy 结构化 ASIC 业界唯一原型至量产0.13m的完整解决方案,2、MaxplusII软件简介,2.1 软件的安装 2.2 license的安装 2.3 软件开发环境介绍（在线帮助使用说明）,2、MaxplusII软件简介,3、使用MaxplusII开发FPGA流程,MAX+PLUS II 管理器窗口,ES-Site 授权有效后，您将返回到 MAX+PLUS II 管理器窗口,项目名称,项目路径,工具条,Max+Plus II 的安装,MAX+PLUS II管理器菜单条,生成一个新图形文件,1. 在

10、 File 菜单中选择 New,2. 选择 Graphic EditorFile 然后按下OK按钮, 将会出现一个无标题的图形编辑窗口,如下页所示,生成一个图形设计文件,图形编辑器窗口,工作区域,最大化按钮,文本工具,对角线工具,圆形工具,缩小按钮,放大按钮,关闭橡皮筋连接功能,选择工具,正交线工具,与窗口适配,弧形工具,打开橡皮筋连接功能,连接点接/断,生成一个图形设计文件,3、使用MaxplusII开发FPGA流程,例2: 4-bit 计数器,输入符号,总线,节点名称,74163 符号,输出符号,连接点,输入管脚名,输出管脚名,总线名称,建立一个图形设计文件,选择一个器件,首先，您需要为项

11、目指定一个器件系列，然后，您可以自己选择某个具体的器件，也可以让编译器在该器件系列内自动选择最适合您的项目的器件。 确定器件系列：,2) 选择一个器 件系列,3) 选择某一器件或选择 AUTO 让 MAX+PLUS II 为您选择一个器件。,4) 按下 OK 按钮,1) 在 Assign 菜单内选择Device项，将出现 Device 对话框。,编译您的项目,管脚分配,Altera 推荐让编译器自动为您的项目进行管脚分配。 但如果用户必须自己分配管脚，请按以下步骤进行:,3) 在 Node Name 框内输入管脚的名字。,4) 在 Chip Resource 对话框内，选择管脚并输入管脚的序列

12、数。,5) 按下Add按钮,6) 您分配的管脚将出现在这个框内。,7) 按下 OK按钮,1) 确定您已经选择了一种器件。,2) 在 Assign Menu菜单中选择 Pin/Location/Chip项。,编译您的项目,选择一种全局逻辑综合方式,您可以为您的项目选择一种逻辑综合方式，以便在编译过程中指导编译器的逻辑综合模块的工作。 按以下步骤为您的项目选择一种逻辑综合方式：,2) 在 Global Project Synthesis Style 下拉列表中选择您需要的类型。缺省（Default）的逻辑综合类型是 NORMAL。 综合类型 FAST 可以改善项目性能，但通常使您的项目配置比较困难

13、 。综合类型 WYS / WYG可进行最小量逻辑综合。,3) 您可以在此0和10之间移动滑块 ,移到 0 时,最优先考虑占用器件的面积,移到10时, 系统的执行速度得到最优先考虑,1) 在 Assign Menu 菜单内选择Global Project Logic Synthesis 项， 将出现Global Project Logic Synthesis 对话框：,编译您的项目,对 MAX 器件进行多级综合,对于 MAX （乘积项）器件，您可以选择多级综合。 它可以充分利用所有可使用的逻辑选项。这种逻辑综合方式，用于处理含有特别复杂的逻辑的项目；而且配置时不需要用户干涉。对于 FLEX 器件

14、，这个选项自动有效。,选中该框，则多级综合方式对 MAX 5000/7000 系列器件有效.,选中该框，则多级综合方式对 MAX 9000系列器件有效。,编译您的项目,FLEX 器件的进位/级联链,进位链提供逻辑单元之间的非常快的向前进位功能。 利用级联链可以实现扇入很多的逻辑函数。 如选择FAST 综合方式，则进位/级联链选项自动有效。按如下步骤可人工选择该选项是否有效：,1. 在 Global Project Logic Synthesis 对话框内选择 Define Synthesis Style 项，将出现 Define Synthesis Style 窗口。,2. 如需使用进位链功能

15、，则从下拉菜单内选择 Auto 。,3. 如需使用级联链功能，则从下拉菜单中选择Auto 。,编译您的项目,设置定时要求,您可以对整个项目设定全局定时要求，如：传播延时,时钟到输出的延时,建立时间和时钟频率。 对于FLEX 8000, FLEX 10K and FLEX 6000 系列器件，定时要求的设置将会影响项目的编译。 按如下步骤设置定时要求：,2) 在相应的对话框内输入您对项目的定时要求,3) 按下 OK 按钮,1) 在 Assign Menu菜单内，选择 Global Project Timing Requirements 项，将出现 Global Project Timing Requirements 对话框：,