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1、,1,时序逻辑电路,学习要点： 触发器的逻辑功能及使用 时序电路的分析方法和设计方法 计数器、寄存器等中规模集成电路的逻辑功能和使用方法,2,第4章 时序逻辑电路,4.1 触发器,4.2 时序逻辑电路的分析和设计方法,4.3 时序单元电路及时序MSI应用,退出,3,4.1 触发器,4.1.1 基本RS触发器,4.1.2 时钟触发器的功能,4.1.3 时钟触发器的触发方式,退出,4.1.4 集成触发器,4.1.5 不同类型触发器间的转换,4,触发器是构成时序逻辑电路的基本逻辑部件。 它有两个稳定的状态：0状态和1状态； 在不同的输入情况下，它可以被置成0状态或1状态； 当输入信号消失后，所置成的
2、状态能够保持不变。,所以，触发器可以记忆1位二值信号。根据逻辑功能的不同，触发器可以分为RS触发器、D触发器、JK触发器、T和T触发器；按照结构形式的不同，又可分为基本RS触发器、同步触发器、主从触发器和边沿触发器。,5,4.1.1 基本RS触发器,电路组成和逻辑符号,信号输入端，低电平有效。,6,工作原理,1,0,0,1,1 0,0,2018/9/15,7,0,1,1,0,0 1,1,2018/9/15,8,1,1,1,0,1 1,不变,1,0,2018/9/15,9,0,0,1,1,0 0,不定,？,2018/9/15,10,特性表（真值表）,现态：触发器接收输入信号之前的状态，也就是触发
3、器原来的稳定状态。,次态：触发器接收输入信号之后所处的新的稳定状态。,2018/9/15,11,次态Qn+1的卡诺图,特性方程,触发器的特性方程就是触发器次态Qn+1与输入及现态Qn之间的逻辑关系式,2018/9/15,12,状态图,描述触发器的状态转换关系及转换条件的图形称为状态图,0,1,1/,1/,10/,01/,2018/9/15,13,波形图,反映触发器输入信号取值和状态之间对应关系的图形称为波形图,置1,置0,置1,置1,置1,保持,不允许,不确定,2018/9/15,14,基本RS触发器的特点,（1）触发器的次态不仅与输入信号状态有关，而且与触发器的现态有关。 （2）电路具有两个
4、稳定状态，在无外来触发信号作用时，电路将保持原状态不变。 （3）在外加触发信号有效时，电路可以触发翻转，实现置0或置1。 （4）在稳定状态下两个输出端的状态和必须是互补关系，即有约束条件。,在数字电路中，凡根据输入信号R、S情况的不同，具有置0、置1和保持功能的电路，都称为RS触发器。,2018/9/15,15,集成基本RS触发器,EN1时工作 EN0时禁止,2018/9/15,16,4.1.2 时钟触发器的功能,1、同步RS触发器,CP1时，工作情况与基本RS触发器相同。,2018/9/15,17,特性表,特性方程,2018/9/15,18,主要特点,波形图,（1）时钟电平控制。在CP1期间
5、接收输入信号，CP0时状态保持不变，与基本RS触发器相比，对触发器状态的转变增加了时间控制。 （2）R、S之间有约束。不能允许出现R和S同时为1的情况，否则会使触发器处于不确定的状态。,不变,不变,不变,不变,不变,不变,置1,置0,置1,置0,不变,2018/9/15,19,2、同步JK触发器,CP=1期间有效,2018/9/15,20,特性表,JK=00时不变 JK=01时置0 JK=10时置1 JK=11时翻转,2018/9/15,21,状态图,波形图,在数字电路中，凡在CP时钟脉冲控制下，根据输入信号J、K情况的不同，具有置0、置1、保持和翻转功能的电路，都称为JK触发器。,2018/
6、9/15,22,3、同步D触发器（D锁存器）,CP=1期间有效,2018/9/15,23,状态图,波形图,在数字电路中，凡在CP时钟脉冲控制下，根据输入信号D情况的不同，具有置0、置1功能的电路，都称为D触发器。,2018/9/15,24,集成同步D触发器,CP1、2,CP3、4,POL1时，CP1有效，锁存 的内容是CP下降沿时刻D的值； POL0时，CP0有效，锁存 的内容是CP上升沿时刻D的值。,2018/9/15,25,4.1.3 时钟触发器的触发方式,1、主从RS触发器,工作原理,（1）接收输入信号过程 CP=1期间：主触发器控制门G7、G8打开，接收输入信号R、S，有：从触发器控制
7、门G3、G4封锁，其状态保持不变。,1,0,2018/9/15,26,0,1,特性方程,2018/9/15,27,逻辑符号,电路特点,主从RS触发器采用主从控制结构，从根本上解决了输入信号直接控制的问题，具有 CP1期间接收输入信号，CP下降沿到来时触发翻转的特点。但其仍然存在着约束问题，即在CP1期间，输入信号R和S不能同时为1。,2018/9/15,28,2、主从JK触发器,代入主从RS触发器的特性方程，即可得到主从JK触发器的特性方程：,将,主从JK触发器没有约束。,2018/9/15,29,特性表,时序图,2018/9/15,30,电路特点,逻辑符号,主从JK触发器采用主从控制结构，从
8、根本上解决了输入信号直接控制的问题，具有 CP1期间接收输入信号，CP下降沿到来时触发翻转的特点。 输入信号J、K之间没有约束。 存在一次变化问题。,2018/9/15,31,带清零端和预置端的主从JK触发器,0,0,1,0,0,1,2018/9/15,32,带清零端和预置端的主从JK触发器的逻辑符号,2018/9/15,33,集成主从JK触发器,2018/9/15,34,与输入主从JK触发器的逻辑符号,主从JK触发器功能完善，并且输入信号J、K之间没有约束。但主从JK触发器还存在着一次变化问题，即主从JK触发器中的主触发器，在CP1期间其状态能且只能变化一次，这种变化可以是J、K变化引起，也
9、可以是干扰脉冲引起，因此其抗干扰能力尚需进一步提高。,2018/9/15,35,二、 边沿触发器,1、边沿D触发器,工作原理,2018/9/15,36,边沿D触发器没有一次变化问题。,2018/9/15,37,逻辑符号,2018/9/15,38,集成边沿D触发器,注意：CC4013的异步输入端RD和SD为高电平有效。,2018/9/15,39,2、边沿JK触发器,CP下降沿时刻有效,2018/9/15,40,边沿JK触发器的逻辑符号,边沿JK触发器的特点,边沿触发，无一次变化问题。 功能齐全，使用方便灵活。 抗干扰能力极强，工作速度很高。,2018/9/15,41,集成边沿JK触发器,74LS
10、112为CP下降沿触发。 CC4027为CP上升沿触发，且其异步输入端RD和SD为高电平有效。,注意,2018/9/15,42,4.1.5 不同类型触发器之间的转换,转换步骤：（1）写出已有触发器和待求触发器的特性方程。 （2）变换待求触发器的特性方程，使之形式与已有触发器的特性方程一致。 （3）比较已有和待求触发器的特性方程，根据两个方程相等的原则求出转换逻辑。 （4）根据转换逻辑画出逻辑电路图。,转换方法： 利用令已有触发器和待求触发器的特性方程相等的原则，求出转换逻辑。,2018/9/15,43,1、将JK触发器转换为RS、D、T和T触发器,JK触发器RS触发器,RS触发器特性方程,变换
11、RS触发器的特性方程，使之形式与JK触发器的特性方程一致：,2018/9/15,44,比较，得：,电路图,2018/9/15,45,JK触发器D触发器,写出D触发器的特性方程，并进行变换，使之形式与JK触发器的特性方程一致：,与JK触发器的特性方程比较，得：,电路图,2018/9/15,46,JK触发器T触发器,在数字电路中，凡在CP时钟脉冲控制下，根据输入信号T取值的不同，具有保持和翻转功能的电路，即当T0时能保持状态不变，T1时一定翻转的电路，都称为T触发器。,特性表,逻辑符号,2018/9/15,47,T触发器特性方程：,与JK触发器的特性方程比较，得：,电路图,2018/9/15,48
12、,状态图,时序图,2018/9/15,49,JK触发器T触发器,在数字电路中，凡每来一个时钟脉冲就翻转一次的电路，都称为T触发器。,特性表,逻辑符号,2018/9/15,50,T 触发器特性方程：,与JK触发器的特性方程比较，得：,电路图,变换T触发器的特性方程：,2018/9/15,51,状态图,时序图,2018/9/15,52,2、将D触发器转换为JK、T和T触发器,D触发器JK触发器,2018/9/15,53,D触发器T触发器,2018/9/15,54,D触发器T触发器,2018/9/15,55,本节小结：,2018/9/15,56,4.2 时序逻辑电路的分析与设计方法,4.2.1 时序
13、逻辑电路概述,退出,4.2.2 时序逻辑电路的分析方法,4.2.3 时序逻辑电路的设计方法,2018/9/15,57,4.2.1 时序逻辑电路概述,1、时序电路的特点,时序电路在任何时刻的稳定输出，不仅与该时刻的输入信号有关，而且还与电路原来的状态有关。,2018/9/15,58,2、时序电路逻辑功能的表示方法,时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序图和逻辑图6种方式表示，这些表示方法在本质上是相同的，可以互相转换。,逻辑表达式有：,2018/9/15,59,3、时序电路的分类,（1） 根据时钟分类 同步时序电路中，各个触发器的时钟脉冲相同，即电路中有一个统一的时钟脉冲
14、，每来一个时钟脉冲，电路的状态只改变一次。 异步时序电路中，各个触发器的时钟脉冲不同，即电路中没有统一的时钟脉冲来控制电路状态的变化，电路状态改变时，电路中要更新状态的触发器的翻转有先有后，是异步进行的。（2）根据输出分类 米利型时序电路的输出不仅与现态有关，而且还决定于电路当前的输入。 穆尔型时序电路的其输出仅决定于电路的现态，与电路当前的输入无关；或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。,2018/9/15,60,电路图,时钟方程、驱动方程和输出方程,状态方程,状态图、状态表或时序图,判断电路逻辑功能,1,2,3,5,4.2.2 时序逻辑电路的分析方法,时序电路的分析步
15、骤：,计算,4,2018/9/15,61,例,时钟方程：,输出方程：,输出仅与电路现态有关，为穆尔型时序电路。,同步时序电路的时钟方程可省去不写。,驱动方程：,1,写方程式,2018/9/15,62,2,求状态方程,JK触发器的特性方程：,将各触发器的驱动方程代入，即得电路的状态方程：,2018/9/15,63,3,计算、列状态表,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,0 0 1,0 1 1,1 0 1,1 1 1,0 0 0,0 1 0,1 0 0,1 1 0,0,0,0,0,1,1,0,0,2018/9/15,64,4,画状态图、时序图,状态图,2018/9/15,65,5,电路功能,时序图,有效循环的6个状态分别是05这6个十进制数字的格雷码，并且在时钟脉冲CP的作用下，这6个状态是按递增规律变化的，即： 000001011111110100000 所以这是一个用格雷码表示的六进制同步加法计数器。当对第6个脉冲计数时，计数器又重新从000开始计数，并产生输出Y1。,
