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1、华南师范大学计算机学院,2012-2013（1）复习大纲,课 程：计算机组成原理 主讲教师： 吴继明,华南师范大学计算机学院,第1章,掌握计算机组成的硬件构成,华南师范大学计算机学院,第2章,掌握定点数的机器码表示：原码、补码、移码的表示方法及其特点； 掌握定点数加法、加法运算方法及其溢出检测方法，理解定点数并行乘法的原理，掌握无符号阵列乘法器的电路构成； 掌握ALU并行原理，能够应用74LS181和74LS182构成32位、64位的并行ALU； 32位浮点数IEEE754标准格式：掌握其与真值的转换计算； 掌握浮点数加法、减法的基本运算步骤，尤其是尾数规格化的左规、右规处理。,见课件第70页
2、,见课件第7678页,见课件第116119页,华南师范大学计算机学院,74182,181,181,181,181,74182,74182,74182,74182,181,181,181,181,181,181,181,181,181,181,181,181,A63B63A48B48,A15B15A0B0,A31B31A16B16,A47B47A32B32,G0*P0*,G1*P1*,G2*P2*,G3*P3*,G0* P0*,华南师范大学计算机学院,a4b0 a3b0 a2b0 a1b0 a0b0,a4b4 a3b4 a2b4 a1b4 a0b4,a4b1 a3b1 a2b1 a1b1 a0b
3、1,a4b2 a3b2 a2b2 a1b2 a0b2,a4b3 a3b3 a2b3 a1b3 a0b3,S8,S0,S1,S2,S3,S4,S5,S6,S7,S9,华南师范大学计算机学院,返回,图2.4 m*n位不带符号的阵列乘法器逻辑框图,华南师范大学计算机学院,结论： 位积aibj称为一个被加数，共有mn个，位 积 可由与门产生； 位积数的行共有n行，每行均有m-1个位积参加加法，所以需要（m-1）*（n-1）个全加器FA；最后添加1行FA考虑第n行位积相加产生的进位，总的FA为（m-1）*n个。 乘法时间估算： tm =与门延时+垂直和延时+水平进位、最高位FA和的延时 =Ta+(n-1
4、)* TS+(n-1)*Tf +3T =T+（n-1）*6T+（n-1）*2T+3T,一、浮点加法、减法运算的操作步骤：,1、对阶 （小阶 大阶对齐）：尾数右移时， 通过扩展符合位来实现右移； 2、尾数求和 3、规格化 （1/2|M|1） 当出现尾数的绝对值小于1/2时，则需要左规。（左移n位，阶码减n） 当尾数和的绝对值大于1时，即M出现01.xxxx或10.1xxx时，则需要右规。右移移位只会移动1次。（右移1位，阶码加1）,思考：如何判断右移或左移？,右规：当单符号位的溢出标志 时模2的进位不扔掉，执行右规1位符号位产生的进位Cf右移入最高符合位位置，然后阶码加1。,0. 1 0 1 1
5、 (1),1. 0 0 1 1 (1),1. 0 1 1 (0)左移1位,0. 1 (000)左移3位,左规：当单符号位的溢出标志 时，模2的进位扔掉，并对求和后的尾数执行 左规逻辑：,表示符号位与数码位相同，必须执行左移，直到V左移1。,表示符号位与数码位 相异，不需执行左移。,一、浮点加法、减法运算的操作步骤：,在移码表示的阶码中，E=0时表示下溢出， 结果置机器零,华南师范大学计算机学院,第3章-存储器系统,掌握SRAM,DRAM存储元存储信息的基本原理，了解SRAM,DRAM存储芯片的结构特点。 掌握存储器容量的扩展方法，字扩展后各个芯片的分配地址计算及其使能控制信号的产生。 掌握实现
6、高速访问存储器的方法：重点是多模块交叉存储器和cache技术，掌握cache中直接映射、组相联映射方式下主存地址格式的描述。,见课件第4771页,见课件第103116页,例题1.设CPU有16根地址线、8根数据线，并用 MREQ作为访存控制信号（低电平有效），用WR作为读/写控制信号（高电平为读，低电平为写）。现有如下存储芯片： 1K*4位RAM、4K*8位RAM、8K*8位RAM、 2K*8位ROM、4K*8位ROM、8K*8位ROM，及74138译码器和各种与门、非门电路。 画出CPU与存储器的连接图，要求： 1）主存地址空间分配： 6000H67FFH为系统程序区； 6800H6BFFH
7、为用户程序区。 2）合理选择芯片，画出存储芯片的片选逻辑图。,解：1）计算主存地址空间的分配 A15A12 A11A8 A7A4 A3A0 0 1 1 0 0 0 0 0 0 0 0 1 1 0 0 1 1 1 1 1 系统程序区2K*8位，采取1片2K*8位的ROM存储芯片构成 0 1 1 0 1 0 0 0 0 0 0 1 1 0 1 0 1 1 1 1 用户程序区1K*8位，采用2片1K*4位的 RAM存储芯片构成,2）分配CPU地址线： 2K ROM芯片内部使用11根地址A0A10 1K RAM芯片内部使用10根地址A0A9，2个位扩展的RAM芯片CS信号相同； 3-8线译码器：地址输
8、入使用A13,A12,A11，译码输出Y4给ROM作片选，Y5给RAM作片选，3个使能输入使用A15,A14,MREQ信号；,2K*8位 ROM,1K*4位 RAM,1K*4位 RAM,D0D7,CPU,W/R,A0A9,A0A9,A0A9,A10,A0A9,A13 A12 A11,A14 A15 MREQ,1 0 0,1,1 0 1,0,0,0,1 0,例题2.CPU及其它芯片都同例题1，画出CPU与存储器的连接图。要求主存的地址空间满足如下条件： 1）最小8K地址为系统程序区，与其相邻的 16K地址为用户程序区； 2）最大4K地址空间为系统程序工作区。 详细画出存储芯片的片选逻辑，并指出存
9、储芯片的种类及片数。 1K*4位RAM、4K*8位RAM、8K*8位RAM、 2K*8位ROM、4K*8位ROM、8K*8位ROM,解：1）计算主存地址空间的分配 A15A12 A11A8 A7A4 A3A0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 最小的8K*8位系统程序区，选1片ROM 0 0 1 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 1 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 相邻的16K*8位用户程序区，选2片8K*8位的RAM，命名为RAM1，RAM2 （思考：能否选择4K*8位
10、的RAM构成？）,A15A12 A11A8 A7A4 A3A0 1 1 1 1 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 最大地址空间的4K*8位，为系统程序工作区，采用1片4K的RAM芯片，命名为RAM3,分配CPU地址线： A0A12: 1片8K*8 ROM，2片8K*8位RAM1和RAM2芯片内部地址线； A0A11：1片4K*8位RAM3内部地址线； 片选信号： A15A14A13作为3-8译码器的地址输入，译码输出Y0,Y1,Y2分别是ROM,RAM1,RAM2的片选信号，Y7与A12共同产生RAM3的片选信号；,例题3.设CPU有20根地址线和16根数据线，并
11、用IO/M作为访存控制信号，RD为读命令，WR为写命令。CPU可通过BHE和A0来控制字节或字两种形式访存（如下表所示），RAM芯片有64K*8位、32K*8位、32K*16位，试问： 1）CPU按字节和字访问的地址范围各是多少？ 2）CPU按字节访问时需分奇偶体，且最大64KB为程序区，与其相邻的64KB为用户程序区，写出每片存储芯片所对应的二进制地址码，并画出CPU与芯片的连接图。,解：1）CPU按字访问：20位地址中，A0用于奇偶存储体的访问控制，因此实际的字单元地址是A1A20，对应范围是512K； 按字节访问时，有2个大小为512K的存储体，对应的地址范围是1MB； 2）按字节访问时
12、需区分奇偶存储体，因此ROM，RAM必须选择8位的芯片进行位扩展构成；,3）计算主存地址空间的分配 64K*8位的系统程序区 A19A16 A15A12 A11 A1 A0 1 1 1 1 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 0 对应32K的偶字节存储体 A19A16 A15A12 A11 A1 A0 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 对应32K的奇字节存储体 由2片32K*8位的ROM构成系统的64KB区,64K*8位的用户程序区 A19A16 A15A12 A11 A1 A0 1 1 1 0 0 0 0 0 0 0 1
13、1 1 0 1 1 1 1 1 0 对应32K的偶字节存储体 A19A16 A15A12 A11 A1 A0 1 1 1 0 0 0 0 0 0 1 1 1 1 0 1 1 1 1 1 1 对应32K的奇字节存储体 由2片32K*8位的RAM构成用户的64KB区。,系统程序区、用户程序区存储体的选择 系统程序区： 64KB=32KB奇存储体+32KB偶存储体 用户程序区： 64KB=32KB奇存储体+32KB偶存储体 思路1：使用2-4线译码器对BHE、A0信号译码，产生奇、偶存储体的片选信号；为了区分系统区、用户区的奇、偶存储体，需要使用1位高位地址作2个2-4线译码器的使能信号。 思路2：
14、使用1个3-8线译码器产生系统区、用户区奇、偶存储体所需的片选信号,分配CPU地址线： 32K的ROM，RAM芯片内部使用A1A15地址线译码； 3-8译码器： BHE，A0控制奇偶访问，作为B、A地址输入，选择奇偶存储体； A16作为C地址输入，选择程序、用户区的存储区；（也可以使用A17A19中的一个作C地址输入） A19，A18，A17控制使能端G1，IO/M控制使能G2A，G2B,译码器输出Y4有效时，同时选择ROM1，ROM2，CPU以字形式访问，Y5有效时访问ROM1（奇体），Y6有效时访问ROM2（偶体）； 译码器输出Y0有效时，同时选择RAM1，RAM2，CPU以字形式访问，Y
15、1有效时访问RAM1（奇体），Y2有效时访问RAM2（偶体）；,2.直接映射：一个主存块只能映射到cache中的唯一块上。主存的大小按cache的行数分区，每区相同的块号映射到cache中相同的行位置上。 Cache行包含的字=主存块包含的字； Cache的行数=m=2r； 主存的块数=2s； 标记tag的大小（位数）=s-r 主存被分成2（s-r）个区，每个区有自己的tag标示。,S-r r w,例题4.假设主存容量为512KB，Cache容量为4KB，每个字块为16个字，每个字32位。 1）Cache地址有多少位，可容纳多少块？ 2）主存地址有多少位，可容纳多少块？ 3）在直接方式下，主存的第几块映射到Cache中的第5块（设起始字块为第1块）？ 4）画出直接映射方式下主存地址字段中各段的位数。,
