《时钟信号产生模块设计》由会员分享，可在线阅读，更多相关《时钟信号产生模块设计（23页珍藏版）》请在金锄头文库上搜索。
1、时钟信号产生模块设计,李志丹,主要内容,时钟信号模块简介 时钟信号的产生 实例验证,1 时钟信号模块简介,时钟电路为系统提供一个工作节拍。C5402的外部参考时钟信号可由有源晶振或无源晶振两种方式提供。 当系统中要求多个不同频率的时钟信号时，首选有源晶振；当系统中使用单一时钟信号时，可选择无源晶振。 若采用有源晶振，只需将晶振的输出连接至X2/CLKIN引脚，X1引脚不接任何器件和电压； 若采用无源晶振，则要将晶振的引脚与C5402的X1和X2/CLKIN引脚连接。 C5402内部的锁相环(PLL)电路，可使其工作时钟频率为外部参考时钟的(0.2515)倍。PLL时钟模式有硬件置和软件配置两种
2、方式。硬件配置是指系统复位时，通过自动检测5402的CLKMD1、CLKMD2、CLKMD3个引脚的状态，来决定下作时钟与外部参考时钟倍数关系的方式。软件配置是指系统复位后，通过软件改变寄存器CLKMD的内容达到调整工作时钟频率的方式。由于5402的内部指令周期较高，因此常常通过使用片内的PLL降低片外时钟频率，来提高系统的稳定性。,2 时钟信号的产生,时钟发生器为DSP提供时钟信号,由一个内部振荡器和一个锁相环电路组成，可通过晶振或外部的时钟驱动。时钟发生器工作时需要的参考时钟输入可有两种选择方式： 由内部晶体振荡器产生。在DSP引脚X1和X2/CLKIN之间接一枚晶体，使能内部晶体振荡电路
3、。 由外部参考时钟源产生。外部时钟直接从X2/CLKIN引脚输入，X1引脚悬空。 TMS320VC5402DSP内部高稳定性能的锁相环（PLL）电路能够锁定时钟振荡频率，并有信号提纯和频率放大作用，故可以选择一个频率比CPUCLK低的高稳定时钟源，降低对频率的要求。PLL的倍频大小与DSP管脚的硬件连接以及时钟模式寄存器的软件配置有关，PLL有两种不同类型，一种为硬件配置的PLL电路，另一种为软件配置的PLL电路。,硬件配置的PLL电路,PLL的硬件配置是指通过连接设置C54xDSP三个引脚CLKMD1、CLKMD2、CLKMD3的电平状态来选择配置PLL的倍频大小，选定时钟方式，如表2-1所
4、示。,表2-1 时钟方式的配置,从表2-1可以看出，进行硬件配置时，其工作频率是固定的。若不使用PLL,则对内部或外部时钟分频，CPU的时钟频率等于内部振荡器频率或外部时钟频率的一半；若使用PLL，CPU的时钟频率等于内部振荡器频率或外部时钟频率乘于N，即对内部或外部时钟倍频，其频率为PLLN。特别说明，在DSP正常工作时，不能重新改变和配置DSP的时钟方式。但DSP进入IDLE3省电模式后，其CLKOUT输出电平时，可以重新改变和配置DSP的时钟方式。,软件配置的PLL电路,PLL的软件配置是指通过设置C54xDSP时钟模式寄存器CLKMD的各状态位来选择配置PLL的倍频/分频系数，不仅能通
5、过其时钟定标器配置各种乘法器系数,还可以直接开通或关断PLL。 PLL的锁定定时器可以用于延迟转换PLL的时钟方式，直到锁定为止。通过软件编程，可以选用以下两种时钟方式。,（1）PLL方式 即倍频方式，CPU时钟频率CLKOUT等于输入时钟CLKIN乘以PLL的乘系数。PLL方式比例系数共31种，靠锁相环电路完成，取值范围为0.25 15。 （2）DIV方式 即分频方式，对输入时钟CLKIN进行2分频或4分频。当采用DIV方式时，所有的模拟电路，包括PLL电路将关断，以使芯片功耗最小。,软件编程PLL受时钟方式寄存器CLKMD的控制，CLKMD用来定义 PLL时钟模块的时钟配置，CLKMD属存
6、储器映像寄存器,位于数据 存储区的第0页上，地址为0058H，其格式如下：,15 12 11 103 2 1 0,时钟方式寄存器CLKMD各位段的功能见表2-2,表2-2 时钟方式寄存器CLKMD各位域功能,表2-3 显示了比例系数与CLKMD的关系,当芯片复位后，时钟方式寄存器CLKMD的值是由3个外部引脚（CLKMD1、CLKMD2、CLKMD3）的状态设定的，从而确定了芯片的工作时钟。,表2-3 比例系数与CLKMD的关系,当芯片复位后，时钟方式寄存器CLKMD的值是由3个外部引脚（CLKMD1、CLKMD2、CLKMD3）的状态设定的，从而确定了芯片的工作时钟。表2-4 为TMS320
7、VC5402复位时设置的时钟方式。,表2-4 TMS320VC5402复位时设置的时钟方式,下面以软件编程改变PLL的倍频为例，说明DSP时钟频率的软件控制方法,下面为是时钟测试主要程序： asm(“ STM #0000h,CLKMD “); /DIV分频方式 while(*CLKMD asm(“ NOP“),从表2-4可以看出，不同的外部引脚状态对应于不同的时钟方式。 通常，DSP的程序需要从外部低速EPROM中调入，可以采用较低工作频率的复位时钟方式，待程序全部调入内部快速RAM后，再用软件重新设置CLKMD寄存器的值，使DSP芯片工作在较高的频率上。 例如，设外部引脚状态为CLKMD1
8、CLKMD3=111，外部时钟频率为10MHz，则时钟方式为2分频，复位后DSP芯片的工作频率为10MHz2=5MHz。用软件重新设置CLKMD寄存器，就可以改变DSP的工作频率，如设定CLKMD=9007H，则DSP 的工作频率为1010MHz=100MHz,基于以上原则，以系统工作时钟为20MHz为例，选用10MHz无源晶体的时钟电路如图所示。图2-1中根据5402时钟配置原则，将VC5402的CLKMD1、CLKMD2、CIKMD3引脚分别配置为高电平、低电平、低电平，又(CPU时钟频率)CLKOUTCLKIN (实际倍频分频系数) , 根据表2-4所示，可知复位时系统的工作频率为外部参
9、考时钟源(10MHz)的两倍，即20 MHz。 并由一个锁相环PLL和一个内部振荡器组成，可通过晶振或外部的时钟驱动在此采用外部时钟方式，电路硬件设计如图2-1所示。,图2-1 时钟电路设计,3 实例验证,实例验证步骤 （1）通过DSP仿真器连接TMS320VC54x核心板和PC机； （2）硬件配置PLL，即对TMS320VC54x核心板上的SW2拨码开关进行设置，我们可将TMS320VC5402的引脚CLKMDl、CLKMD2、CIKMD3引脚分别配置为高电平、高电平、低电平以及3个时钟引脚全设置为高电平时对硬件配置的锁相环路PLL进行验证，根据原理图可知高电、低电平分别对应SW2拨码开关的
10、“OFF”、“ON”状态,如表3-1所示。,表3-1 SW2设置,（3）用双踪示波器观察以上TMS320VC5402的3个时钟引脚设置两种不同电平时的引脚CLKOUT波形； （4）对时钟程序进行编译并链接，单步运行至“asm(“ STM #0F800h,CLKMD “);”用双踪示波器观察TMS320VC5402的引脚CLKOUT波形； （5）单步运行至“asm(“STM #9007h,CLKMD “);”用双踪示波器观察TMS320VC5402的引脚CLKOUT波形。,实例验证结果本实验采用外部参考时钟源产生10MHz时钟信号，从X2/CLKIN引脚输入10MHz无源晶体，X1引脚悬空。测试
11、TMS320VC5402的引脚CLKIN波形如图3-1所示，观察CLKIN时钟频率为10MHz。,图3-1 CLKIN波形,用双综示波器观察到TMS320VC5402的3个时钟引脚设置为如步骤2 所示的两种不同电平时引脚CLKOUT波形分别如图3-2（a）、3-2 （b）所示。,(a) 10MHz (b) 5MHz 图3-2 CLKOUT波形,软件配置PLL，在对时钟程序进行编译并链接单步运行至“asm(“ STM #0F800h,CLKMD “);”用双综示波器观察TMS320VC5402的引脚CLKOUT波形如图3-3（a）所示，单步运行至asm(“ STM #9007h,CLKMD “)观察引脚CLKOUT波形如图3-3(b)。,（a）2.5MHz (b) 20MHz 图3-3 CLKOUT波形,本模块需要注意以下几点：,1）本模块测试可单独在TMS320VC54x核心板上进行； 2）通过测试TMS320VC54x的X2/CLKIN引脚是否为10MHz方波（本实例选用10MHz无源晶体的时钟）来检测时钟源电路是否为正常状态。需在时钟源电路正常状态下进行时钟实例验证测试。,
