中国硕士为您提供公共管理硕士论文。 引

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1、 中国硕士为您提供公共管理硕士论文。 引中国网为您提供公共管理硕士。引言 图像传感技术作为现代信息科学的重要内容，近些年来 一直受到人们的关注，成为国内外研究的热点。其核心部件 CCD 是 20 世纪 70 年代发展起来的一种新型固体成像器件。具有光电转 换、信息存储和传输等功能，集成度高、结构简单、功耗小、性能 稳定。在科学研究的各个领域都有着广泛的应用，以 CCD 应用为 核心的图像采集技术，已经在高空卫星摄像、核爆炸、人体放射检 查得到了具体的应用13。在采用 CCD 图像传感器件作为前端采 集模块的各种系统中，CCD 驱动时序电路的正确设计是各种系统开 发的前提，同时也是各系统能否实现

2、其功能的决定因素。鉴于此，笔者提出了一种基于复杂可编辑逻辑器件（CPLD）实 现的面阵 CCD 驱动电路的设计方案。的特点和结构介绍根据 CCD 结构的不同，面阵型 CCD 分为 帧转移（Frame Transfer）CCD、隔列转移（Interline Transfer）CCD 和全帧（Full Frame）CCD。本设计选取的 TC341 是美国 TI 公司生产的一款 2/3 英寸高性 能帧转移型 CCD。具有 488(V)个感光像元,有效像元 754(H)484(V)， 支持隔行扫描和逐行扫描两种工作方式4（本文中选择逐行扫描工 作方式）。该芯片在正常工作状态下不会产生图像的曲解、残留以

3、 及图像的滞后等现象。由于采用了 TI 公司的专有的 Virtual-phase 技术，具有灵敏度高，暗电流小和响应快的优点。帧转移型面阵 CCD 结构由四部分组成,分别是：成像区、存储 区、串行寄存器和输出放大器。成像区由并行排列的若干个电荷耦 合沟道组成，各沟道之间用沟阻隔开，水平电极横贯格沟道。成像 区作用是感受光的照射，将外界的光信息转化为电荷信息。存储区 的结构与成像区相同，只是不受光的照射，用来存储成像区转移来 的电荷。串行寄存器用于将存储区中电荷逐行传输给输出放大器。 输出放大器由浮动扩散结构和一个射极跟随器组成，射极跟随器主 要是对微弱的电荷起电流放大的作用，并由输出放大器将电

4、流转换 为电压。 在这里，我们先设计得到+1V、-5V 的电压，即 CCD 偏置电压 模块的设计。同电源电压的设计相似，我们选用一个 5V 齐纳二极 管串联 5K 的电阻串联，经 T2082 得到稳定的电压，然后将其接入 一个反相衰减电路，得到一个+1V 的电压。即得到了+1V、-5V 两 种电压。时序驱动模块的功能是要产生能够直接驱动 CCD 工作的信号。 为此，它需要满足两个条件：即达到 CCD 控制信号的驱动电压（+2V、-10V）；其输出的电压信号要随着产生的时序脉冲信号进 行不断的变化。为此，我们选择多路开关 74HC4053，在其输入端接入偏置电 压模块产生的+1V、-5V，选择控

5、制端则由 CPLD 产生的时序信号对 通道的选择进行控制。而在输出端接入一个同相放大电路(放大系数 为 2)这样便得到了+2V、-10V 的电压信号，且此信号的变化是随着 输出的时序信号进行相应变化的。在这里需要注意的是，各个控制 信号需要单独的设计，以防止信号之间的互相串扰和影响。CCD 信 号驱动电路结构。驱动时序的设计的驱动时序分析的工作状态与其驱动时序密切 相关。只有在严格满足驱动时序要求的基础上，的转换效率、信噪 比、光电转换特性等指标才能达到最佳状态。因此，CCD 驱动时序 的设计至关重要。的一个工作周期分两个阶段:感光阶段和转移阶段。驱动 TC341 正常工作共需要路控制信号：分

6、别是成像区时钟信号 IAG；存储区 控时钟号 SAG、串行寄存器时钟信号、电荷复位脉冲信号 RSG 和 转移门控制信号 TRG。TC341 的各驱动时序的关系。感光阶段主要 完成三个功能：成像区的电荷积累、存储区到串行寄存器的电荷行 转移以及串行寄存器向输出放大器的水平电荷转移。首先底层出现电子快门脉冲信号 ODB（电压 V=10、脉宽 1us）将感应区的电荷清除，电子快门脉冲之后开始图像信号积 分阶段，将感应到的光信息转换成电荷信号，这时为低电平，将成 像区和存储区隔断。与此同时，存储区的电荷在同频脉冲 SRG 和 RSG 的控制下实现由存储区到串行寄存器的行转移，以及串行寄存 器向输出放大

7、器的水平转移。在串行寄存器时钟信号 RSG 的 790 个脉冲作用下，输出放大器进行一次水平读出。在读完第一行信号 之后 ,会进行一次行转移。行转移期间, 串行寄存器时钟信号 RSG 不变,无像元信号输出。在行转移结束之后 ,进行第二行电荷的读出, 如此循环，直到存储区中一幅图像的行电荷读出为止。 本设计 CPLD 芯片选用 Altera 公司 MAX系列的器件 EPM1270 ,此芯片有 1270 个逻辑宏单元和 980 个等效典型宏单元数,足 以满足本设计的需要。开发平台选择配套的最新版进行设计，支持 HDL 语言和原理图输入等多种方式。在设计中我们部分采用了 Quartus II 9.1

8、 提供的 Megafunctions/LPM 宏功能。在感光阶段串行寄存器时钟信号 RSG 和电荷复位脉冲信号 SRG 周期一致，SRG 高电平需要达到 35ns，RSG 的脉宽要大于 15ns。转移阶段时钟控制信号 IAG、SAG、SRG、为同频脉冲信号， 周期均为 140ns，占空比 50。转移阶段到感光阶段过程中，SAG、SRG、的三个标志脉冲要满足 SAG 的下降沿在最后。延迟 要大于 1us 后进入内循环。在满足时序要求的情况下，本着利于设计的原则，我们设各路 驱动信号的占空比均为。SRG 和 RSG 均为占空比 50，周期为 80ns 的脉冲信号，IAG 等信号周期为占空比，周期为

9、 160ns 的 脉冲信号。每个阶段时序产生电路需要不同时钟,但时序设计最好只 用一个时钟，以保证信号稳定可靠地传输。经过计算，我们统一采用 50MHz 作为整个时序发生电路的同 步时钟，经计数器 4 分频和 8 分频得到 F1=12.5MHz 和 F2=6.25MHz 时钟，F1 时钟作为感光阶段电路的输入时钟时钟作为 转移阶段电路的输入时钟。50MHz 的同步时钟作为延迟电路的输入 时钟。本设计采用模块化实现，分别设计各阶段时序发生电路，在达 到所需脉冲后将各信号锁到平稳电平（IAG、SAG、SRG、TRG 为 低电平，RSG 为高电平），通过将各个阶段相同信号的逻辑控制 （IAG、SAG

10、、SRG、TRG 相或，RSG 相与），即可得到整个周 期所需的实际驱动信号。时序驱动电路实现框图。4.2.1 感光阶段时 序设计与实现在感光阶段设计中，我们对 12.5MHz 的输入时钟进 行计数，计数脉冲为 790 个。感光阶段需要上阶段触发信号进行启 动。设计中，我们选用 D 触发器，其输入端接到上一阶段的触发信 号 CS,时钟端接经反向的 12.5MHz 输入时钟，输出端经一个非门后， 接入一个三输入的或门（输入时钟的开关）。或门的另一端接入 12.5MHz 输入时钟。 （作文网 zHz 时钟脉冲进行计数，当 IAG、SAG、SRG、TRG 的 4 路脉冲信号达到 488 时，比较器输

11、 出跳变信号触发 D 触发器，将 D 触发器输出的高电平接入计数器 的清零端对计数器进行清零，同时将其接入到或门的输入端，对脉 冲进行屏蔽，使其输出为稳定低的电平。转移阶段核心部分原理图。其中，D 触发器的输出的“1”FLIP 作为下一阶段的启动信号， 比较器的跳变信号作为下一阶段的清零信号。转移阶段时序仿真结 果。标志脉冲时序设计与实现在 TRG 标志脉冲的设计中，我们用 第一个与门接受 CS 的信号，当 CS 由低电平到高电平时，D 触发 器输出为“1”，与门将打开，使输入时钟信号通过，当到达时钟的 第一个下降沿时，触发第二个 D 触发器，其输出将把第二个与门锁 死，这样便使输出端产生 TRG 标志脉冲信号。TRG 标志脉冲核心 部分原理图。结论设计完成后，对整个时序设计进行编译、仿真，得到的结果令人满意，时序仿真结果。