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1、第五章 MOS管数字集成电路基本逻辑单元设计,5.1 NMOS管逻辑电路,NMOS逻辑门电路是全部由沟道MOSFET构成。由于这种器件具有较小的几何尺寸，适合于制造大规模集成电路。此外，由于NMOS集成电路的结构简单，易于使用CAD技术进行设计。与CMOS电路类似,NMOS电路中同样不使用难于制造的电阻。NMOS逻辑电路的基本结构特点在于，工作管常用增强型器件，而负载管可以是增强型也可以是耗尽型。,5.1.1 NMOS管与非门,（a）电路 （b）逻辑功能 （ c）逻辑符号图5.1.1 二输入与非门,二输入与非门的电路结构如图5.1.1（a）所示，工作管是两只串联的增强型NMOS晶体管M1和M2
2、，而负载管是耗尽型NMOS晶体管M3。输入信号分别从两只NMOS晶体管M1和M2的栅极上引入，而输出从NMOS晶体管M1的漏极上引出。只要有一个输入端为低电平，输出将为高电平，如图5.1.1（b）所示，所以它实现与非门的逻辑功能，即：,5.1.2 NMOS管或非门,（a）电路 （b）逻辑功能表 （c）逻辑符号 图5.1.2 二输入或非门,5.1.3 NMOS逻辑电路设计,利用NMOS工作管器件串联实现“与”，并联实现“或”的结构特点，可以实现复杂功能的逻辑电路。如图5.1.3（a）所示，NMOS工作管M1和M2串联，M3和M4串联，然后它们再并联，实现与或非的逻辑功能，而在图5.1.3（b），
3、NMOS工作管M1和M2并联，M3和M4并联，然后它们再串联，实现或与非的逻辑功能。,（a）,（b）,图5.1.3 NMOS逻辑电路,5.2 静态CMOS逻辑电路 5.2.1 静态CMOS与非门,（a）电路图 （b）棍图 图5.2.1 二输入与非门,5.2.2 静态CMOS或非门,（a）电路图 （b）棍图 图5.2.2 二输入或非门,522 静态CMOS逻辑电路设计 1、静态CMOS逻辑电路结构特点根据前面分析可知，CMOS逻辑电路结构具有一定的规则，如图5.2.3所示， （1）利用反相器电路结构的形式； （2）安排NMOS下拉管串联实现“与”，而NMOS下 拉管并联实现“或”； （3）设计相
4、应的互补PMOS上拉管。,图5.2.3 CMOS逻辑电路结构,2、例子 例1、设计静态CMOS逻辑电路，其功能为,设计步骤如下， （1）设计NMOS下拉管结构，根据串联实现“与”关系，并联实现“或”关系的结构特点，如图5.2.4所示，可得到图5.2.5所示的NMOS下拉管电路；,图5.2.4 NMOS下拉管结构,图5.2.5 NMOS下拉管电路,（2）安排互补的PMOS上拉管结构，根据“与”并联关系，“或”串联的结构特点，如图5.2.6所示，可得到PMOS上拉管的结构如图5.2.7所示。,图5.2.6 PMOS上拉管结构,图5.2.7 PMOS上拉管电路,（3）该CMOS逻辑电路的棍图如图5.
5、2.8（a）所示，另一种棍图形式如5.2.8（b）所示。,（a）一种棍图形式,（b）另一种棍图形式,5.2.8 两种棍图形式,例2、设计CMOS逻辑电路，其功能为,设计步骤如下：,（1）逻辑函数形式变换：,（2）设计NMOS下拉管电路，如图5. 2.9所示；,图5.2.9 NMOS下拉管电路,（3）设计PMOS上拉管电路，如图5.2.10所示；,5.2.10 PMOS上拉管电路,（4）棍图如图5.2.11所示。,图5.2.11 棍图,5.3 改进型MOS管逻辑门,在静态CMOS逻辑电路中，起互补功能作用的PMOS晶体管的数目与实现逻辑功能的NMOS晶体管的数目是相同的。一个二输入的或非门需要2
6、个NMOS晶体管和2个PMOS晶体管，共4个晶体管，而一个N输入的CMOS逻辑功能电路则需要N个NMOS晶体管和N个PMOS晶体管，共2N个晶体管。但实际上电路的逻辑功能仅决定于NMOS下拉管模块，PMOS上拉管模块只起到互补逻辑功能的作用。而且，由于从输入信号来看，每个输入端都经过一对并联NMOS晶体管和PMOS晶体管，使输入电容加倍，因而影响了工作速度。因此，人们在不断地研发不同形式的逻辑电路，以确保逻辑功能实现的条件下，不仅能够减少晶体管数目，从而节省所用硅片面积，而且还能够降低功耗，提高速度。,5.3.1 伪NMOS逻辑门,图5.3.1（a）所示的就是一个伪NMOS或非门，它是一种CM
7、OS变形电路。伪NMOS逻辑电路的上拉负载元件是一个栅极接低电平的PMOS管。这种类型的逻辑电路与NMOS逻辑电路很相似，只不过用一个PMOS管负载代替了NMOS管负载。伪NMOS逻辑电路的通用结构如图5.3.1（b）所示，NMOS下拉管电路模块实现电路逻辑功能。,（a）伪NMOS或非门 （b）伪NMOS逻辑电路结构,图5.3.1 伪NMOS逻辑电路,5.3.2 动态CMOS逻辑电路,动态CMOS逻辑门由时钟信号驱动的一对NMOS管MN和PMOS管MP以及实现逻辑功能的NMOS管电路模块，如图5.3.2所示。,图5.3.2 动态CMOS逻辑门结构,图5.3.3 动态CMOS二输入与非门,5.3
8、.3 多米诺逻辑电路,为克服动态CMOS逻辑电路级联时的不足，实际电路采用动态CMOS电路和静态CMOS电路组成多米诺CMOS逻辑电路，其一般结构如图5.3.4所示。它是由一个动态CMOS逻辑门与一个静态的CMOS反相器相级联形成的。加入反相器以后可以实现多级多米诺逻辑门级联了。,图5.3.4 多米诺逻辑电路结构,图5.3.5 多米诺CMOS电路级联,5.4 MOS管传输逻辑电路,5.4.1 MOS管传输门,（a）NMOS管传输门,（b）PMOS管传输门,图5.4.1 晶体管传输门,1.工作原理,对于NMOS管，当输入信号为高电平时，NMOS管导通，而当输入信号为低电平，NMOS管关断，如图5
9、.4.1（a）所示。对于PMOS管，当输入信号为低电平时，PMOS管导通，而当输入信号为高电平时，PMOS管关断，如图5.4.1（b）所示。当开关打开时，就可以进行信号传输，所以MOS管也称为传输门。 2、应用传输门具有速度快、元件少、静态功耗低的特点，可以用来实现各种逻辑功能。在如图5.4.2所示的电路中，如果X=1，D0从输入端传输到输出端Y；而如果X=0，D1从输入端传输到输出端Y。该电路是一个2选1数据选择器，输出Y与输入D0、D1和X的逻辑关系表示如下：,图5.4.2 MOS管传输门实现的2选1数据选择器,类似于2选1数据选择器的实现原理，可以得到4选1数据选择器的电路结构，如图5.
10、4.3所示，其输出与输入的逻辑关系可表示为：,图5.4.3 MOS管传输门实现的4选1数据选择器,5.4.2 CMOS传输门,图5.4.4 CMOS传输门,1、工作原理CMOS传输门由一个PMOS管和一个NMOS管并接而成。PMOS管的衬底接高电平，而NMOS管的衬底接地。两个MOS管的栅极上施加互补的控制信号，传输门的输入端和输出端可以互换。,2、应用图5.4.3的逻辑功能也可以采用CMOS传输门来实现，如图5.4.5所示，这同样是一个4选1数据选择器。,图5.4.5 CMOS传输门实现的4选1数据选择器,5.5 锁存器和触发器,5.5.1 锁存器,1.RS锁存器,（1）基于二输入与非门的R
11、S锁存器,图5.5.1 基于二输入与非门的RS触发器,图5.5.2 基于二输入NMOS与非门的RS触发器,图5.5.3 基于二输入CMOS与非门的RS锁存器,（2）基于二输入或非门的RS锁存器,图5.5.4 基于二输入或非门的RS触发器,图5.5.5 基于二输入NMOS或非门的RS触发器,图5.5.6 基于二输入CMOS或非门的RS触发器,2、钟控锁存器,（1）钟控RS锁存器,图5.5.7 钟控RS触发器逻辑电路,图5.5.8 用与或非门构成钟控RS锁存器电路,（2）钟控D锁存器,图5.5.9 两个反相器构成正反馈闭环电路,图5.5.10 钟控D锁存器,图5.5.11 钟控D锁存器简化电路,5
12、.5.2 D触发器,图5.5.13 下降沿触发的D触发器,5.6 寄存器,除了利用静态NMOS管逻辑电路或CMOS逻辑电路实现寄存器外，还可以利用动态逻辑电路实现寄存器。在如图5.6.1所示的动态寄存器电路中，当时钟信号为高电平时，传输门打开，数据传输到反相器的输出端，当时钟信号为低电平时，传输门关断，在此之前传输进来的数据就存储在反相器的栅电容上。,5.6.1 动态寄存器,用两个动态寄存器就可实现一位的移位寄存器。如图5.6.3所示，用四个动态寄存器可以实现一个二位的移位寄存器。在两相不重叠的时钟信号控制下，经过两个时钟周期后，输入数据X0移位到输出端X2，如图5.6.4所示。,图5.6.3 动态移位寄存器,
