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1、 武汉理工大学毕业设计（论文）基于基于 FPGAFPGA 的图像数据传输控制系统设计的图像数据传输控制系统设计学院（系）： XX 专业班级： XX 学生姓名： XX 指导教师： XX 本科生毕业设计（论文）任务书本科生毕业设计（论文）任务书学生姓名学生姓名：XX 专业班级专业班级：XX 指导教师：指导教师：XX 工作单位：工作单位：XX设计设计(论文论文)题目题目: 基于 FPGA 的图像数据传输控制系统的设计设计（论文）主要内容：设计（论文）主要内容：在掌握学习FPGA的基本原理、结构和应用的基础上，完成基于FPGA的图像数据传输控制系统的设计与实现。要求完成的主要任务要求完成的主要任务:1
2、、查阅不少于 15 篇的相关资料，其中英文文献不少于 3 篇，完成开题报告。2、FPGA 基本系统的设计。3、FPGA 外围系统的设计。4、完成不少于 5000 汉字的英文文献翻译。5、完成不少于 12000 字的论文。必读参考资料：必读参考资料：1 王庆友光电技术北京：电子工业出版社，20052Jinghong.DuanDevelopment of Image Processing System Based on DSP and FPGA.Electronic Measurement and Instruments，Aug.16， 2007-July 18 20073Bob Zeidman著
3、, 赵宏图译基于FPGAinput EN ; input 7:0 IN0 ,IN1 ,IN2 ,IN3 ; input 1:0 SEL ; output 7:0 OUT ; reg 7:0 OUT ; always (SEL or EN or IN0 or IN1 or IN2 or IN3 )武汉理工大学毕业设计（论文）11begin if (EN = 0) OUT = 81b0; else case (SEL ) 0 : OUT = IN0 ; 1 : OUT = IN1 ; 2 : OUT = IN2 ; 3 : OUT = IN3 ; default : OUT = 81b0; end
4、case end endmodule这段Verilog HDL语言描述的是一个数据选择器。其中涉及到：模块声明：module endmodule端口定义：input output 信号类型：reg 赋值形式：=常用语法：always语句（时序逻辑、部分组合逻辑）由于Verilog HDL语言使得复杂的芯片变得易于被人脑所理解，同时使得硬件设计变得简单顺利，故传统的原理图设计方法正在被硬件描述语言所取代。武汉理工大学毕业设计（论文）123 图像传输系统方案设计3.1 系统总体方案系统总体设计上包括两个模块，即图像采集模块和图像存储模块，又可以分为以下几个部分：图象传感器、A/D 准换器、FPGA
5、 主控模块、SRAM 数据存储器和 D/A 转换器17。系统的原理框图如下图所示。显示 图像 传感器图像 A/D 转换FPGA 主控模块SRAM 存储器SRAM 存储器图像 D/A 转换图10 系统原理框图该系统中，图像传感器把捕捉外界图像转换成模拟信号，在主控模块FPGA的控制下，该模拟信号经A/D转换后成为数字信号，并被传输到外部存储器SRAM中储存起来，当需要将图像显示出来时，在FPGA的控制下，数字信号经过D/A的转换成模拟信号并传输到外部显示器上。3.2 各模块器件的选择对应系统原理框图，分别选择各部分合适的器件。FPGA芯片。本系统采用Altera公司的CyclonelI系列FPG
6、A(EP2C20Q240C8)作为系统的主控制器，该芯片具有18752个LE，240kbit的内部RAM容量，26个内嵌乘法器单元，4个模拟锁相环等，广泛应用于汽车电子、消费电子、音视频处理、通信以及测试测量等终端产品市场。武汉理工大学毕业设计（论文）13图 11 Cyclone II 型 FPGA 芯片（EP2C20Q240C8）图像传感器。图像传感器选择 CMOS 黑白摄像头，它输出模拟的黑白视频图像信号给后继的 A/D 转换器。A/D转换器。本次设计采用一款视频解码芯片SAA7111作为A/D转换。该芯片的引脚如图12所示。SAA7111是philips 公司生产的可编程视频处理器。该芯
7、片集AD 与解码功能于一身，片内附有锁相、自动钳位、自动增益控制、时钟产生、多制式解码等电路，另外，SAA7111还可对亮度、对比度和饱和度进行控制。它既能支持PAL 电视制式，又可支持NTSC电视制式。SAA7111A内部含有I2C 接口，故可通过I2C总线对SAA7111A的工作方式进行设定，可以输出标准的16位VPO数字信号。SAA7111A的场同步信号VREF、行同步信号HREF、奇偶场信号RTS0、象素时钟信号LLC2都可由引脚直接引出，从而可省去时钟同步电路，且其可靠性和方便性也有了很大的提高。武汉理工大学毕业设计（论文）14图 12 芯片 SAA7111 引脚图SRAM 存储芯片
8、。选用 ISSI 公司的 SRAM(IS61LV25616AL)。IS61LV25616AL 是 ISSI公司的一款容量为 256K16 的且引脚功能完全兼容的 4Mb 的异步 SRAM，可为 Cyclone II 提供极大的外围存储空间，也能满足视频图像的存储大容量需求。该款芯片的特点：工作电压 3.3 伏；访问时间 10ns、12ns；芯片容量 256K16；封装形式 44 引脚 TSOPII 封装，也有 48 引脚 mBGA 和 44 引脚 SOJ 封装；采用 0.18m 技术制造。引脚功能 A0A17 是18 位的地址输入线；IO0IO15 是 16 位的三态数据输入输出线；WE 写控
9、制线；CE 片选信号；OE 输出使能信号；LB、HB 低字节、高字节使能信号。武汉理工大学毕业设计（论文）154 系统各模块的设计现在根据上一章中的总体原理框图逐步来设计各模块的硬件电路图。4.1 图像数据采集模块该模块主要负责由 FPGA 芯片控制图像视频芯片 SAA7111，使其处理由 CMOS 摄像头采集到的模拟图像信号，本次设计使用的是 CMOS 黑白摄像头，故只考虑图像的亮度信号。SAA7111 对模拟图像信号进行提取和转换，获得图像的 8 位数字信号，同时输出行、场参考信号、行、场同步信号、以及奇偶场标志信号，本次设计采集到的是灰度图像，无色度信号，所以数据线是 8 位，如图 13
10、 所示。VPO7-0SAA7111FPGAHREFCREFVREFVS HSRTS0RAMSCLSDACMOS 图像传感器模拟信号图像采集同步模块图 13 图像采集模块原理图这个模块的控制只须对 SAA7111 进行初始化，就可进行图像的数据的采样与传输。初始化数据都存储在 Cyclone II 的内部存储器 RAM 里，因为 SAA7111 支持 I2C 总线，故 FPGA 与 SAA7111 通过 I2C 总线传输方式，将初始化数据传到 SAA7111 的寄存器中，对其进行初始化操作后，SAA7111 便开始进行图像的转换处理。此时，FPGA 控制图像数据传输到随机存储器 SRAM 中储存
11、。现利用 I2C 总线技术对 SAA7111 进行初始化操作。4.1.1 SAA7111 的初始化设置对 SAA7111 的初始化主要对模拟输入控制与输出控制进行配置。本设计对 SAA7111 武汉理工大学毕业设计（论文）16的内部寄存器的具体设置如下：(1)模拟输入控制1(02H)、2(03H)、3(04H)、4(05H)寄存器02H的低三位用于设置SAA7111的模拟信号输入方式，共8种输入方式可供选择。第一种是输入一路视频信号，该信号经A/D采样后得到的数据同时再送入色度和亮度信号处理电路；本次系统较简单，对色度无要求，但也可采用这种模式，其它寄存器03H、04H、05H一起可用于控制输
12、入信号的增益、振幅和噪声等，在此可直接采用其默认值，不对其进行设置。(2)输出格式/延时控制0(10H)该寄存器中的最高两位OFTS1、OFTS0为输出格式选择位，用于决定四种输出格式，此次只需选择8位灰度值输出，故可以选择第四种格式：YUV CCIR-656 8bits，则须对该高两位均设置为1，所以10H内的字为C0H。(3)输出控制1(11H)将该寄存器的第三位置1 时，VPO 输出有效；将第二位置1 时，HS和VS 输出有效。则寄存器11H中的字为60H。除此以外，其它位的设置均可以采用默认设置。则寄存器的初始化值如下表所示：表1 SAA7111初始化各寄存器值SubAddress D
13、ataSubAddressDataSubAddressData00H01H 00H07H E0H 0DH 00H02H 00H 08H 88H 0EH 01H03H 33H 09H 01H 0FH 00H04H 00H0AH 80H10H C0H05H 00H 0BH 47H11H 60H06HEBH 0CH40H 12H1CH这样，系统的入口参数可定义为:SAA7111 的从地址为 48H，子地址为 00H，随后是SAA7111 各寄存器应该设置的 19 个数据，共 21 个字节的数据，相应地在代码中可以定武汉理工大学毕业设计（论文）17义寄存器存储上述数值，然后通过 I2C 总线将数据输出
14、到 SAA7111 的内部寄存器中，供其初始化。4.1.2 Verilog HDL 实现 I2C 总线I2C 总线是一种由 SDA(串行数据线)和 SCL(串行时钟线)组成的串行总线，它利用这两根总线在主控制单元与被控 IC 之间进行双向数据传送，各种被控电路均并联在这条总线上。当总线备用时，两根线都是高电平，只有当总线关闭时，SCL 才转变为低电平。在标准模式下，I2C 总线的数据传输速度可达 100 kbit/s，在高速模式下则可达 400 kbit/s。由于在 I2C 总线上每传输一位数据都有 1 个时钟脉冲相对应，所以，I2C 总线的时钟周期一般在 2.5 s10 s 之间。I2C 总
15、线为同步传输总线，其中与数据传输有关的信号有开始信号、停止信号、应答信号和位传输等 4 种类型。开始信号是在 SCL 为高电平期间，SDA 出现由高电平向低电平的变化，由此启动 I2C 总线，如图 14 所示。停止信号是在 SCL 为高电平期间，SDA 出现由低电平向高电平的变化，它意味着即将停止 I2C 总线的数据传输，如图 15 所示。应答信号是指接收数据的 IC 在接收到发送方发送的 8 bit 数据后，应向发送数据的 IC 发出特定的低电平脉冲，表示已经完成本次数据的接收。数据位传输是在 I2C 总线启动后或应答信号后的第 18 个时钟脉冲对应于 1 个字节的 8 个 bit 位的数据
16、传输。SCL 在高电平期间，数据串行传输；SCL 在低电平期间，容许 SDA 上的电平发生转换，为数据发送做准备。这些信号中，起始信号和数据传输是必需的，结束信号和应答信号，都可以不要。CLKSCLSDA图 14 I2C 总线开始信号武汉理工大学毕业设计（论文）18CLKSCLSDA图 15 I2C 总线结束信号现需要 FPGA 控制模块来实现对 SAA7111 的 I2C 总线控制，用 Verilog HDL 实现 I2C总线程序见附录。在 Quartus II 平台上进行波形仿真如下。图 16 I2C 总线 Quartus II 波形仿真4.2 图像数据存储模块当 FPGA 图像采集控制模块获取到图像数据后须将图像数据存储起来，因此给系统配置两片外部存储器 SRAM，来
