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1、硬件笔试题模拟电路1、基尔霍夫定理的内容是什么基尔霍夫定律包括电流定律和电压定律电流定律在集总电路中任何时刻对任一节点所有流出节点的支路电流的代数和恒等于零。电压定律在集总电路中任何时刻沿任一回路所有支路电压的代数和恒等于零。2、描述反馈电路的概念列举他们的应用。反馈就是在电子系统中把输出回路中的电量输入到输入回路中去。反馈的类型有电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。负反馈的优点降低放大器的增益灵敏度改变输入电阻和输出电阻改善放大器的线性和非线性失真有效地扩展放大器的通频带自动调节作用。电压负反馈的特点电路的输出电压趋向于维持恒定。电流负反馈的特点电路的输出电流趋向
2、于维持恒定。3、有源滤波器和无源滤波器的区别无源滤波器这种电路主要有无源组件R、L 和 C 组成有源滤波器集成运放和R、C 组成具有不用电感、体积小、重量轻等优点。集成运放的开环电压增益和输入阻抗均很高输出电阻小构成有源滤波电路后还具有一定的电压放大和缓冲作用。但集成运放带宽有限所以目前的有源滤波电路的工作频率难以做得很高。数字电路1、同步电路和异步电路的区别是什么同步电路存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。异步电路电路没有统一的时钟有些触发器的时钟输入端与时钟脉冲源相连这有这些触发器的状态变化与时钟脉冲同步而其它的触发器的
3、状态变化不与时钟脉冲同步。2、什么是 “线与 “逻辑要实现它在硬件特性上有什么具体要求将两个门电路的输出端并联以实现与逻辑的功能成为线与。在硬件上要用 OC 门来实现同时在输出端口加一个上拉电阻。由于不用OC 门可能使灌电流过大而烧坏逻辑门。3、解释 setup 和 hold time violation画图说明并说明解决办法。威盛 VIA2003.11.06上海笔试试题Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前数据稳定不变的时间。输入信号应提前时钟上升沿如上升沿有效T 时间到达芯片这个 T 就是建立时间-Setup
4、 time. 如不满足setup time, 这个数据就不能被这一时钟打入触发器只有在下一个时钟上升沿数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后数据稳定不变的时间。如果hold time不够数据同样不能被打入触发器。建立时间 (Setup Time) 和保持时间Hold time。 建立时间是指在时钟边沿前数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间那么超过量就分别被称为建立时间裕量和保持时间裕量。4、什么是竞争与冒险现象怎样判断如何消除汉王笔试在组合逻辑中由于门的输入信号通路
5、中经过了不同的延时导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法一是添加布尔式的消去项二是在芯片外部加电容。5、名词SRAM 、SSRAM 、SDRAM SRAM静态 RAM DRAM动态 RAM SSRAMSynchronous Static Random Access Memory同步静态随机访问存储器。它的一种类型的 SRAM 。SSRAM的所有访问都在时钟的上升/下降沿启动。地址、数据输入和其它控制信号均于时钟信号相关。这一点与异步SRAM 不同异步 SRAM 的访问独立于时钟数据输入和输出都由地址的变化控制。SDRAMSyn
6、chronous DRAM同步动态随机存储器6、FPGA 和 ASIC 的概念他们的区别。未知答案FPGA 是可编程ASIC 。ASIC: 专用集成电路它是面向专门用途的电路专门为一个用户设计和制造的。根据一个用户的特定要求能以低研 制 成 本短 、 交 货 周 期 供 货 的 全 定 制半 定 制 集 成 电 路 。 与门 阵 列 等 其 它ASIC(Application Specific IC)相比它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点。7、什么叫做OTP 片、掩膜片两者的区别何在OTP means one time p
7、rogram一次性编程MTP means multi time program多次性编程OTPOne Time Program是 MCU 的一种存储器类型MCU 按其存储器类型可分为MASK( 掩模 )ROM 、OTP( 一次性可编程)ROM 、FLASHROM等类型。MASKROM的 MCU 价格便宜但程序在出厂时已经固化适合程序固定不变的应用场合FALSHROM的 MCU 程序可以反复擦写灵活性很强但价格较高适合对价格不敏感的应用场合或做开发用途OTP ROM 的 MCU 价格介于前两者之间同时又拥有一次性可编程能力适合既要求一定灵活性又要求低成本的应用场合尤其是功能不断翻新、需要迅速量产
8、的电子产品。8、单片机上电后没有运转首先要检查什么首先应该确认电源电压是否正常。用电压表测量接地引脚跟电源引脚之间的电压看是否是电源电压例如常用的5V。接下来就是检查复位引脚电压是否正常。分别测量按下复位按钮和放开复位按钮的电压值看是否正确。然后再检查晶振是否起振了一般用示波器来看晶振引脚的波形注意应该使用示波器探头的“ X10”档。另一个办法是测量复位状态下的IO 口电平按住复位键不放然后测量IO 口没接外部上拉的P0 口除外的电压看是否是高电平如果不是高电平则多半是因为晶振没有起振。另外还要注意的地方是如果使用片内ROM的话大部分情况下如此现在已经很少有用外部扩 ROM 的了一定要将 EA
9、 引脚拉高否则会出现程序乱跑的情况。有时用仿真器可以而烧入片子不行往往是因为 EA 引脚没拉高的缘故当然晶振没起振也是原因只一。经过上面几点的检查一般即可排除故障了。如果系统不稳定的话有时是因为电源滤波不好导致的。在单片机的电源引脚跟地引脚之间接上一个0.1uF的电容会有所改善。如果电源没有滤波电容的话则需要再接一个更大滤波电容例如 220uF的。遇到系统不稳定时就可以并上电容试试越靠近芯片越好。数字电路1、同步电路和异步电路的区别是什么仕兰微电子2、什么是同步逻辑和异步逻辑汉王笔试同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。电路设计可分类为同步电路和异步电路设
10、计。同步电路利用时钟脉冲使其子系统同步运作而异步电路不使用时钟脉冲做同步其子系统是使用特殊的“开始”和“完成”信号使之同步。由于异步电路具有下列优点-无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性-因此近年来对异步电路研究增加快速论文发表数以倍增而 Intel Pentium 4处理器设计也开始采用异步电路设计。异步电路主要是组合逻辑电路用于产生地址译码器、或的读写控制信号脉冲其逻辑输出与任何时钟信号都没有关系译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路其所有操作都是在严格的时钟控制下完成的。这些时序电路共享
11、同一个时钟而所有的状态变化都是在时钟的上升沿(或下降沿 )完成的。3、什么是 “线与 “逻辑要实现它在硬件特性上有什么具体要求汉王笔试线与逻辑是两个输出信号相连可以实现与的功能。在硬件上要用 oc 门来实现漏极或者集电极开路由于不用oc 门可能使灌电流过大而烧坏逻辑门同时在输出端口应加一个上拉电阻。线或则是下拉电阻4、什么是Setup 和 Holdup 时间汉王笔试5、setup 和 holdup 时间 ,区别 .南山之桥6、解释 setup time 和 hold time的定义和在时钟信号延迟时的变化。未知7、解释 setup 和 hold time violation画图说明并说明解决办
12、法。威盛 VIA 2003.11.06 上海笔试试题Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前数据稳定不变的时间。输入信号应提前时钟上升沿如上升沿有效T 时间到达芯片这个 T 就是建立时间-Setup time. 如不满足setup time, 这个数据就不能被这一时钟打入触发器只有在下一个时钟上升沿数据才能被打入触发器。 保持时间是指触发器的时钟信号上升沿到来以后数据稳定不变的时间。如果 hold time不够数据同样不能被打入触发器。建立时间 (Setup Time) 和保持时间Hold time。 建立时间是指
13、在时钟边沿前数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话那么 DFF 将不能正确地采样到数据将会出现metastability的情况。 如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间那么超过量就分别被称为建立时间裕量和保持时间裕量。8、说说对数字逻辑中的竞争和冒险的理解并举例说明竞争和冒险怎样消除。仕兰微电子9、什么是竞争与冒险现象怎样判断如何消除汉王笔试在组合逻辑中由于门的输入信号通路中经过了不同的延时导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法一是添加
14、布尔式的消去项二是在芯片外部加电容。10、你知道那些常用逻辑电平TTL 与 COMS 电平可以直接互连吗汉王笔试常用逻辑电平12V5V3.3VTTL 和 CMOS 不可以直接互连由于 TTL 是在 0.3-3.6V之间而 CMOS 则是有在12V 的有在 5V 的。CMOS 输出接到 TTL 是可以直接互连。TTL 接到 CMOS 需要在输出端口加一上拉电阻接到5V 或者 12V 。cmos 的高低电平分别为:Vih=0.7VDD,Vil=0.9VDD,Vol=2.0v,Vil=2.4v,VolT+T2max,T3holdT1min+T2min 17、给出某个一般时序电路的图有 Tsetup,
15、Tdelay,Tck-q,还有 clock 的 delay, 写出决定最大时钟的因素同时给出表达式。威盛 VIA 2003.11.06 上海笔试试题T+TclkdealyTsetup+Tco+Tdelay; TholdTclkdelay+Tco+Tdelay; 18、说说静态、动态时序模拟的优缺点。威盛 VIA 2003.11.06 上海笔试试题静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径计算信号在这些路径上的传播延时检查信号的建立和保持时间是否满足时序要求通过对最大路径延时和最小路径延时的分析找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径且运行速度很快、 占用
16、内存较少不仅可以对芯片设计进行全面的时序功能检查而且还可利用时序分析的结果来优化设计因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。动态时序模拟就是通常的仿真因为不可能产生完备的测试向量覆盖门级网表中的每一条路径。因此在动态时序分析中无法暴露一些路径上可能存在的时序问题19、一个四级的Mux, 其中第二级信号为关键信号如何改善timing 。威盛 VIA2003.11.06 上海笔试试题关键将第二级信号放到最后输出一级输出同时注意修改片选信号保证其优先级未被修改。20、给出一个门级的图又给了各个门的传输延时问关键路径是什么还问给出输入使得输出依赖于关键路径。未知21、逻辑方面数字电路的卡诺图化简时序同步异步差异触发器有几种区别优点全加器等等。未知22、卡诺图写出逻辑表达使。威盛 VIA 2003.11.06 上海笔试试题23、化简 F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。威盛卡诺图化简一般是四输入记住 00 01 11 10顺序0 1 3 2 4 5 7 6 12 13 15 14 8 9 11 10 24、pl
