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1、2018/8/31,1,邓军勇 029-85383437,版图设计师培训,第3章 版图设计,2018/8/31,2,第三章 版图设计,3.1 3.2 3.3 3.4 3.5 3.6,CMOS VLSI制造工艺简介,晶体管版图简介,分层和连接,工艺设计规则,纵向连接图,通用设计步骤,2018/8/31,3,电路在芯片上的工作模拟,1045-1352,video,2018/8/31,4,版图的层,2018/8/31,5,版图的层,contact,diff,metal1,metal2,ndiff,pdiff,nwell,poly,via,2018/8/31,6,内容,硅工艺概述及CMOS工艺流程
2、材料生长与淀积 刻蚀 设计规则,2018/8/31,7,硅工艺概述及CMOS工艺流程,硅晶圆,确定晶体管的基底区域,形成并绘制多晶硅栅的图案,确定有源区,为接触孔开孔,确定互连层,用钝化层覆盖芯片,为连线绑定形成钝化层开孔,2018/8/31,8,单晶硅的生长,晶体生长是把半导体级硅的多晶块转换成一块大的单晶硅。把多晶转变成一个大单晶，给与正确的定向和适量的P型或者N型掺杂，称为单晶硅的生长。85%的单晶是CZ法生产出来的. 直拉法（CZ 法） CZ 拉单晶炉 掺杂 杂质控制,2018/8/31,9,单晶硅的生长,坩 埚,籽晶,单晶,2018/8/31,10,单晶硅的生长,为了在最后得到所需电
3、阻率的晶体，掺杂材料被加到拉单晶炉的熔体中，晶体生长中最常用的掺杂杂质是生产p型硅的三价硼或者生产n型硅的五价磷。硅中的掺杂浓度范围可以用字母和上标来表示，如下表所示,2018/8/31,11,单晶硅的生长,video,2018/8/31,12,Wafer制备过程,2018/8/31,13,Wafer制备过程,video,2018/8/31,14,Wafer,2018/8/31,15,硅工艺概述及CMOS工艺流程,Silicon wafer showing die sites.,RETURN,2018/8/31,16,确定晶体管的基底区域,N阱的形成 外延的形成：外延就是在单晶衬底上淀积一层薄
4、的单晶层。外延层与衬底有完全相同的晶格结构，但是纯度更高，晶格的缺陷更少。,2018/8/31,17,确定晶体管的基底区域,2018/8/31,18,确定晶体管的基底区域,N阱的形成 N阱注入：掩膜版决定哪些区域进行注入得到N阱，通过涂胶、甩胶、光刻、显影，将N阱的区域显示出来，而光刻胶图形覆盖了硅片上的特定区域，将其保护起来免于离子注入。 粒子注入后，然后将去掉硅片上的胶，随后经过一些列化学湿法清洗去除残留在硅片上的光刻胶以及其他的杂质。 退火：经过清洗后的硅片将被转移到扩散区，经过清洗后进入到退火炉。退火产生：裸露的硅片生长出一层新的阻挡氧化层。高温使得杂质向硅中扩散；注入引起的伤害得到恢
5、复；激活杂质和硅之间的共价键。,2018/8/31,19,确定晶体管的基底区域,氧化炉,2018/8/31,20,确定晶体管的基底区域,2018/8/31,21,确定晶体管的基底区域,Dual-Well and FOX,video,2018/8/31,22,形成并绘制多晶硅栅的图案,晶体管中栅结构的制作是流程当中最关键的一步，因为它包含了最薄的栅氧化层的热生长以及多晶硅栅的形成，而后者是整个集成电路工艺中物理尺度最小的结构。 1）栅氧化层的生长：在高温氧化炉中生成一层2050埃的sio2层 2）多晶硅淀积：利用化学汽相淀积设备形成厚度为5000埃的多晶硅。 3）第三层掩膜，多晶硅栅：在光刻区，
6、利用紫外线光刻第三层掩膜版。 4）多晶硅栅刻蚀,2018/8/31,23,形成并绘制多晶硅栅的图案,栅极氧化 条件：1Pa，950，3%HCL，11min diffus time=11 temp=926.966 dryo2 press=0.984283 hcl.pc=3,2018/8/31,24,形成并绘制多晶硅栅的图案,调整栅氧化层的厚度为10-8m,2018/8/31,25,形成并绘制多晶硅栅的图案,为调整阈值电压而进行的离子注入 条件：硼剂量9.5*1011cm-2，注入能量10keV，tilt为7o，rotation为30o implant boron dose=9.5e11 ener
7、gy=10 tilt=7 rotation=30 crystal,2018/8/31,26,形成并绘制多晶硅栅的图案,淀积多晶硅栅 要求：Polysilicon，厚度为0.2um，Grid Specification的Total number of layers为10 deposit polysilicon thick=0.20 divisions=10,2018/8/31,27,形成并绘制多晶硅栅的图案,选择性刻蚀多晶硅，得到多晶硅的栅极定义 要求：x=0.35um处left的Polysilicon被Etch etch polysilicon left p1.x=0.35,2018/8/31
8、,28,形成并绘制多晶硅栅的图案,RETURN,2018/8/31,29,确定有源区,砷注入,(h) pSelect掩膜与硼注入,（9） p管光刻和注入硼，形成p区。,2018/8/31,30,确定有源区,Ion Implantation,video,2018/8/31,31,确定有源区,源/漏极注入和退火 条件：Arsenic剂量5*1015cm-2，注入能量50keV，tilt为7o，rotation为30o implant arsenic dose=5e15 energy=50 tilt=7 rotation=0 crystal 为修复注入造成的晶格损伤，需进行短暂的退火。 条件：1Pa
9、，900oC，1min，Ambient为Nitrogen，Method为Fermi diffus time=1 temp=900 nitro press=1.00,RETURN,2018/8/31,32,为接触开孔,在所有的有源区形成金属接触。 1）氧化物的淀积 ：利用CVD工艺在硅表面淀积氧化物。 2）刻孔 ：通过有源区接触孔掩膜在氧化物上刻蚀出孔 3）填充金属材料：刻孔后，在孔中填充以金属塞的材料如钨。,2018/8/31,33,为接触开孔,2018/8/31,34,为接触开孔,RETURN,Contact and Route,video,2018/8/31,35,确定互连层,在晶体管之间
10、或晶体管和其他接触之间布金属连接线。 1）淀积第一层金属并且用Metal 1掩膜使它形成图案；2）第一层层间介质氧化物淀积：利用化学气相淀积设备在硅表面形成一层氧化物，用于填充介质，通孔作在这个层上。 3）氧化物抛光：抛光后的厚度大约为8000埃。 4）用同样的方式加入更多的金属层,2018/8/31,36,确定互连层,2018/8/31,37,确定互连层,video,2018/8/31,38,多晶硅、金属层和钨塞的显微照片,2018/8/31,39,互连层,2018/8/31,40,用钝化层覆盖芯片,在所有的金属层形成之后，随后生长顶层氮化硅。这一层氮化硅称为钝化层。其目的是保护芯片免受潮气
11、、划伤以及沾污的影响。利用压焊块掩膜刻蚀出压焊块，实现芯片与外界的电连接。,Bonding pad structure.,2018/8/31,41,硅工艺概述及CMOS工艺流程,简单总结,video,2018/8/31,42,CMOS工艺流程中的主要制造步骤,2018/8/31,43,硅工艺概述及CMOS工艺流程,演示：,制造流程演示,2018/8/31,44,加 工 步 骤 的 横 截 面 示 例,2018/8/31,45,与微电子08级同学共勉,2018/8/31,46,工艺改进,轻掺杂漏区LDD 硅化物silicide 全铜互连,2018/8/31,47,工艺改进,轻掺杂漏区LDD,Se
12、quence for creating a lightly doped drain nFET.,由于在器件尺寸缩小的过程中，电源电压不可能和器件尺寸按同样比例缩小，这样导致MOS器件内部电场增强。当MOS器件沟道中的电场强度超过100kV/cm时，电子在两次散射间获得的能量将可能超过它在散射中失去的能量，从而使一部分电子的能量显著高于热平衡时的平均动能而成为热电子。高能量的热电子将严重影响MOS器件和电路的可靠性。热电子效应主要表现在以下三个方面：（1）热电子向栅氧化层中发射；（2）热电子效应引起衬底电流；（3）热电子效应引起栅电流。,LDD nFET,2018/8/31,48,工艺改进,硅化
13、物silicide 原因：即使重掺杂的POLY，其Rs也有约25欧姆或更大，限制了其作为互连材料的应用。 polyside salicide,LDD nFET with silicided gate and contacts.,2018/8/31,49,工艺改进,全铜互连 Cu的电阻率是Al的约一半 Cu为重金属，可避免电迁移,Copper patterning using the Damascene process.,Dual-Damascene structure with copper vias.,2018/8/31,50,材料生长与淀积,二氧化硅SiO2 氮化硅SiN4 多晶硅POLY
14、 金属化 掺杂硅层 化学机械抛光刻蚀清洗,2018/8/31,51,材料生长与淀积,二氧化硅SiO2 极好的电绝缘体 能很好地附着在大多数材料上 能在晶圆上生长或淀积 SiO2的作用 栅氧： 栅电容介质 场氧：有源区之间的电隔离 层间介质：多层金属互连线之间的电绝缘 扩散时的掩蔽层，离子注入的(有时与光刻胶、Si3N4层一起使用)阻挡层 二氧化硅SiO2的分类 热氧化层 CVD氧化层,2018/8/31,52,材料生长与淀积,热 氧化层 干氧氧化 Si+O2 SiO2 湿氧氧化 Si+2H2O SiO2+2H2,Thermal oxide growth.,消耗的硅层厚度：xSi 0.46xox
15、,干法氧化生成的SiO2，具有结构致密、干燥、均匀性和重复性好，掩蔽能力强，与光刻胶粘附好等优点，是一种很理想的钝化膜。目前制备高质量的SiO2薄膜基本上都采用这种方法，例如MOS晶体管的栅氧化层。干法氧化的生长速率慢，所以经常同湿法氧化相结合来生长SiO2。,2018/8/31,53,材料生长与淀积,热氧化,video,2018/8/31,54,材料生长与淀积,CVD氧化层 SiH4（气体）+2O2（气体） SiO2 （固体） +2H2 （气体）,CVD oxide process.,2018/8/31,55,材料生长与淀积,氮化硅Si3N4 因阻挡作用可作钝化层 电容介质 生成技术 3Si
16、H4（气体）+4NH3（气体） Si3N4（固体） +12H2 （气体）,2018/8/31,56,材料生长与淀积,CVD,video,2018/8/31,57,材料生长与淀积,多晶硅 栅极 自对准时的阻挡层 多晶电阻、电容 SiH4 Si+2H2,2018/8/31,58,材料生长与淀积,金属化,video,2018/8/31,59,材料生长与淀积,金属化 互连线的形成：蒸发、溅射 铝：电迁移 互连线电流密度：,Visualization of electromigration effects in aluminium.,2018/8/31,60,材料生长与淀积,掺杂硅层 离子注入（ion implantation） 热扩散（thermal diffusion）,Basic sections of an ion implanter.,The ion stopping process.,Gaussian implant profile.,2018/8/31,61,材料生长与淀积,video,2018/8/31,62,
