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1、6.3 时序逻辑电路设计,6.3.1 同步时序逻辑电路设计的一般步骤,6.3.2 采用小规模集成器件设计同步计数器,6.3.3 采用小规模集成器件设计异步计数器,6.3.4 采用中规模集成器件实现任意模值计数（分频）器,设计要求,否,是,6.3.1 同步时序逻辑电路设计的一般步骤,例6-5 设计用来检测二进制输入序列的检测电路，当输入序列中连续输入4位数码均为1时，电路输出1。,解第一步：建立原始状态图和状态表,分析：根据题意，该检测电路必须“记忆”位连续输入序列，一共有种情况，即000(A)、100(B)、010(C)、110(D)、001(E)、101(F)、 011(G)、111(H)；
2、每次输入的二进制数码X只有两种情况，0或1；输出信号也只有两种可能，即0或1。假设电路已记忆前3位输入为010 (C) ，若X0，则电路的次态为001(E) ；若X1，则电路的次态为101(F)，输出都为0，其余类推。,0/0,0/0,1/0,1/0,1/0,0/0,0/0,0/0,1/0,0/0,0/0,1/0,1/0,0/0,1/0,0/0,1/1,X/Z,图6-3-2 例6-5原始状态图,B,A,C,D,H,F,E,G,在所有的输入条件下，都有确定的状态转移和输出，这种状态转移表称为完全描述状态转移表，否则称为非完全描述状态转移表。,第二步： 状态简化（合并）,在完全描述状态转移表中，两
3、个状态如果“等价”，则这两个状态可以合并为一个状态。两个状态等价的条件是：(1) 在所有输入条件下，两个状态对应输出完全相同；(2) 在所有输入条件下，两个状态转移效果完全相同。,对转移效果的理解： (1) 在所有输入条件下，两个状态的次态完全相同。(2) 在有些输入条件下次态不相同，例如：S1S3，S2 S4，则要继续比较S3和S4两个状态，若等价，则S1和S2的状态转移效果相同；否则不同。称S3，S4是S1和S2的等价隐含条件。(3) 在有些输入条件下， S1和S2状态对与S3和S4状态对互为隐含条件，则S1和S2等价， S3和S4也等价。,(1) 寻找全部等价状态对,首先构成直角形网络形
4、式的隐含表，每一方格代表一个状态对。,若两个状态满足等价的两个条件，则在相应的方格中填号。,若两个状态在任何输入条件下的输出都相同，但在有些输入条件下的次态不同，则将这些不相同的次态对填入到方格中，表示这些次状态对都是这两个状态等价的隐含条件。,若两个状态的输出不相同，则不等价，在相应的方格中填号。,(b),(c),反复判断隐含条件的状态对是否满足等价条件，直至将所有不等价的状态对都排除为止。最终得到的等价状态对为：(AC)、 (AE)、 (AG)、 (BF)、 (CE)、 (CG)、 (EG) 。,表6-3-3 例6-5隐含表,(2) 寻找最大等价类,等价类是多个等价状态组的集合，在等价集合
5、中任意两个状态都是等价的。如果一个等价类不包含在别的等价类中，则称为最大等价类。,在上述组等价对中，A、C、E、G状态两两等价，所以组成等价类(ACEG)，(BF)也是等价类。两个等价类都不包含在别的等价类中，所以是最大等价类。,用作图法可以寻找最大等价类。图中若干个顶点之间两两都有连线的最大多边形的顶点构成一个最大等价类。,(3) 选择最大等价类组成等价类集,等价类集应满足的个条件：,等价类集中包括了原始状态表中所有状态，称为“覆盖”。,等价类集中任一等价类的隐含条件都包含在该等价类集中，是某一等价类或某等价类的部分，称为等价类集具有“闭”的性质。,具有 “闭”和“覆盖”的等价类集中所包含等
6、价类的种类数最少。,满足上述个条件的等价类集称为具有“最小闭覆盖”的等价类集。在本例中，由(ACEG)、(BF)、D、H组成具有最小闭覆盖性质的等价类集。,(4) 将等价类集中的各等价类中的状态合并，最后得到原始状态表的简化状态表。,令(ACEG)合并为状态a，(BF)合并为状态b，(D)改写为d，(H)改写为h，则可得到简化的状态转移图和状态转移表。,第三步：状态分配,状态分配：是指将简化后的状态表中各个状态赋予二进制代码，又称为状态编码。需要分配的状态数M与代码位数n间关系为：n,编码方案的选择，应遵循以下原则：,(1) 当两个以上状态具有相同的下一状态时，它们的代码尽可能安排为相邻代码。
7、,(2) 当两个以上状态属于同一状态的次态时，它们的代码尽可能安排为相邻代码。,(3) 为了使输出电路结构简单，尽可能使输出相同的状态代码相邻。,通常以原则(1)为主，统筹兼顾。,根据上述原则，本例的状态分配情况为：,根据简化状态表及状态分配情况，得出状态转移表：,第四步：选择触发器类型，确定触发器的输入方程和电路的输出方程。,方法：由状态转移表，通过卡诺图求状态转移方程和输出方程，求解触发器的输入（驱动）方程。,若采用J-K触发器，则将状态转移方程变换成类似J-K触发器特征方程的形式，即：,若采用触发器，则对照D触发器特征方程： 可直接得出驱动方程：,第五步：画逻辑图。,1J,1K,1,Q1
8、,C1,&,1J,1K,2,Q2,C1,&,X,CP,Z,图6-3-6 例6-5逻辑电路,Q1,Q2,6.3.2 采用小规模集成器件设计同步计数器,例6-6 设计模同步计数器。,解 第一步：建立原始状态图,第二步：状态分配由于状态数为6，因此取状态代码位数为3。令：S0000， S1001， S2011， S3111， S4110， S5100。,模计数器要求有个记忆状态，且逢六进一，由此可作出原始状态转移图。由于必须要有个记忆状态，所以不需要再化简。,第三步：求状态转移方程,第四步：检验自启动特性,将偏离态010和101代入状态转移方程，作出状态转移图。,显然，计数器不具有自启动特性。究其原
9、因是在求解状态转移方程时，将偏离态作为任意态处理，没有确定的转移方向。解决的办法是将某一个偏离态转移到一个确定的有效状态（如011），再次求解状态转移方程。,第五步：选择触发器类型并画逻辑电路图采用D触发器：,例6-7 设计一个可变模值的同步计数器，当控制信号M=0时，实现模7计数，当M=1时，实现模5计数。,解 根据题意要求可直接作出原始状态转移图，且不需要再化简。,最大状态数为7，因此取状态代码位数为3。令：S0=000，S1=001，S2=011，S3=110，S4=101，S5=010， S6=100 。,表6-3-7 例6-7状态转移表,根据原始状态转移图作状态转移表。,图6-3-1
10、2 例6-7次态及输出函数卡诺图,由状态转移表求解各级触发器状态转移方程和输出方程。,状态转移方程：,输出方程：,图6-3-13 例6-7状态转移图,000,001,011,101,010,100,0/0,1/0,0/0,0/0,1/0,0/0,110,0/1,1/1,1/0,0/0,1/0,0/0,1/0,111,0/0,1/0,010,101,1/0,选择触发器类型，确定驱动方程。（采用J-K触发器）,显然，该电路具有自启动特性。,1J,1K,1,Q1,C1,Q1,1J,1K,2,Q2,C1,Q2,1J,1K,3,Q3,C1,Q3,CP,Z,M,图6-3-14 例6-7逻辑图,画逻辑电路图
11、。,6.3.3 采用小规模集成器件设计异步计数器,例6-8 设计8421 BCD二十进制异步计数器。,异步计数器的设计与同步计数器的设计步骤相同，但必须合理地选择各级触发器的时钟信号。,解 第一步：建立原始状态图,第二步：建立状态转移表采用8421BCD码对S0S9进行编码，根据状态转移图即可得到状态转移表。,第三步 选择各级触发器时钟信号,原则：第一，在该级触发器的状态需要发生变更时，必须有时钟信号触发沿到达。第二，在满足第一原则的条件下，其它时刻到达该级触发器的时钟触发沿越少越好。第k级触发器的时钟触发信号可以在计数脉冲和第一级至第k-1级触发器的输出信号中选取。,第级触发器的时钟：CP1
12、=计数输入脉冲CP,第级触发器的时钟：Q2的状态变更发生在序号12、 34、 56、 78时刻，在这些时刻，计数脉冲和Q1输出有下降沿产生(Q1有上升沿产生)，而计数脉冲在其它时刻也有下降沿触发第级触发器，这些时刻的触发都是“多余”的或无效的；若选择第级触发器的输出，只是在90时刻Q1的跳变沿是“多余”触发。根据原则二，选择CP2=Q1( 或Q1)。,状态转移表,第四步：作简化状态转移表目的：根据各触发器的时钟信号，得出它们的转移情况。方法：求出各级触发器在各自被触发时刻的状态转移情况，将不被触发时刻的转移状态作为任意态处理。,表6-3-10 例6-8简化的状态转移表,第五步：求解各级触发器的
13、状态转移方程和输出方程。,第六步：检验自启动特性方法：假设计数器处于偏离态中的任意一个状态，根据状态转移方程确定其次态，检查该次态是否为有效状态或最终能否转移到有效状态。,分析说明：该电路具有自启动特性。,0001,0010,0011,0101,0100,0000,1001,1000,0110,0111,图6-3-17 例6-8状态转移图,1100,1101,1010,1011,1111,1110,根据状态转移表和偏离状态的检验结果，可以作出状态转移图。（非必要步骤）,第七步：画逻辑电路图,6.3.4 采用中规模集成器件实现任意模值计数(分频)器,应用N进制中规模集成器件实现任意模值M(MN)
14、计数分频器时，主要是从N进制计数器的状态转移表中跳跃(NM)个状态，从而得到M个状态转移的M计数分频器。,利用清除端复位法当中规模N进制计数器从S0状态开始计数时，计数脉冲输入M个脉冲后， N进制计数器处于SM状态。如果利用SM状态产生一个清除信号，加到清除端，使计数器返回到S0状态，这样就跳跃了(NM)个状态，从而实现模值为M的计数分频。,例6-9 利用位二进制同步计数器实现模10计数分频。,解 模10计数分频要求在输入10个脉冲后返回到0000，且输出一个脉冲。位二进制同步计数器共有16个状态，因此需要在计数器的基础上增加判别和清零信号产生电路。当电路状态为1010时，产生清零信号，使得计
15、数器清零，回到0000状态。,当第10个脉冲上升沿输入后，计数器状态为1010，vO1=0，使得触发器Q端为0，从而将计数器清零。当计数脉冲下降沿到达后，Q端变为1，清零信号被撤除，且Z端输出一个脉冲。,CP,Q0,Q1,Q2,Q3,vO1,图6-3-21 例6-9时序图,10,9,8,7,6,5,4,3,2,1,CR(Q),电路的工作时序：,思考：为什么不用vO1直接加到计数器清零端，而要采用触发器作为清零信号产生电路？,思考题解答：将vO1直接加到计数器清零端是可以实现清零的。但是如果集成器件各触发器在翻转过程中，由于速度不等，就可能不能使全部触发器置0。采用触发器后，Q端输出的清零信号宽度和计数脉冲CP=1的持续时间相同，可确保计数器可靠清零。,
