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1、第七章 可编程逻辑器件7.1概述7.2可编程逻辑器件基础PLD逻辑表示法逻辑阵列的PLD表示法应用举例7.3 通用阵列逻辑GAL 7.1 概 述 PLD出现的背景电路集成度不断提高SSIMSILSIVLSI计算机技术的发展使EDA技术得到广泛应用设计方法的发展自下而上自上而下用户需要设计自己需要的专用电路专用集成电路（ASICApplication Specific Integrated Circuits）开发周期长，投入大，风险 大可编程器件PLD：开发周期短，投入小，风险小7.1 概 述 PLD器件的优点集成度高，可以替代多至几千块通用IC芯片极大减小电路的面积，降低功耗，提高可靠性具有完
2、善先进的开发工具提供语言、图形等设计方法，十分灵活通过仿真工具来验证设计的正确性可以反复地擦除、编程，方便设计的修改和 升级灵活地定义管脚功能，减轻设计工作量，缩 短系统开发时间,保密性好7.1 概 述 PLD的发展趋势向高集成度、高速度方向进一步发展最高集成度已达到400万门向低电压和低功耗方向发展 5V3.3V2.5V1.8V更低内嵌多种功能模块RAM，ROM，FIFO，DSP，CPU向数、模混合可编程方向发展7.1 概 述 大的PLD生产厂家最大的PLD供应商之一FPGA的发明者，最大的PLD供 应商之一ISP技术的发明者提供军品及宇航级产品7.1 概 述可编程专用集成电路ASIC(Ap
3、plication Specific Integrated Circuit) 是面向用户特定用途或特定功能的大规模、超大规模集成电 路。分类：按功能分为数字的、模拟的、数字和 模拟混和三种。按制造方式分为全定制、半 定制ASIC、可编程三种。PLD器件的分类按集成度可编程逻辑器件(Programmable Logic Device)为通用器件，分为低密度PROM,EPROM,EEPROM,PAL,PLA,GAL只能完成较小规模的逻辑电路高密度，已经有超过400万门的器件EPLD, CPLD, FPGA可用于设计大规模的数字系统集成度高，甚至 可以做到SOC（System On a Chip）P
4、LD器件的分类按结构特点基于与或阵列结构的器件阵列型PROM，EEPROM，PAL，GAL，CPLDCPLD的代表芯片如：Altera的MAX系列基于门阵列结构的器件单元型现场可编程逻辑门阵列 FPGA：是集成度和结 构复杂度最高的可编程ASIC。运算器、乘法器、数字滤波器、二维卷积器等具有复杂算法 的逻辑单元和信号处理单元的逻辑设计可选用 FPGA实现。按制造技术和编程方式进行分类熔丝或反熔丝编程器件Actel的FPGA器件体积小，集成度高，速度高，易加密，抗干扰，耐 高温只能一次编程，在设计初期阶段不灵活SRAM大多数公司的FPGA器件可反复编程，实现系统功能的动态重构每次上电需重新下载，
5、实际应用时需外挂EEPROM 用于保存程序EEPROM大多数CPLD器件可反复编程不用每次上电重新下载，但相对速度慢，功耗较大可编程ASIC的编程方式可编程ASIC的编程方式有两种：采用专用编程器进行编程在系统编程甩掉了专用编程器，而且也不用将芯片从电路系统 取下，只利用计算机和一组下载电缆就可以在系统 编程。Lattice和Xilinx等几家大公司现在都有在系 统可编程ASIC产品。在系统编程方式方便 了用户。 可编程ASIC的一般开发步骤设计输入(entry)功能模拟(function simulation)逻辑分割(partitioning)布局和布线(place and routing
6、) 时间模拟(timing simulation)写入下载数据(download)ASIC开发步骤流程图TOPDOWN设计思想自顶向下（TOPDOWN）设计首先是从 系统级开始入手。把系统分成若干基本单 元模块，然后再把作为基本单元的这些模 块分成下一层的子模块。图7-2top-down设计图TOPDOWN设计思想采用TOPDOWN层次结构化设计方法，设计者可在一个硬件系统的不同层次的模块下进行设计 。总体设计师可以在上层模块级别上对其下层模 块设计者所做的设计进行行为级模拟验证。在TOPDOWN的设计过程中，划分每一个层次模块时要对目标模块做优化，在实现模块时要进 行模拟仿真。虽然TOPDO
7、WN的设计过程是理想的，但它的缺点是得到的最小可实现的物理单 元不标准，成本可能较高。BOTTOMUP设计思想BOTTOMUP层次结构化设计是TOP DOWN设计的逆过程。它虽然也是从系统级开始的，即从图7-2中设计树的树根开始，但在层次模块划分时 ，首先考虑的是实现模块的基本物理单元 是否存在，划分过程必须是从存在的基本 单元出发。BOTTOMUP设计思想设计树最末枝上的单元要么是已经制造出 的单元，要么是已经开发成功的单元，或 者是可以买得到的单元。自底向上(BOTTOMUP)的设计过程采用的全是标准单元，通常比较经济。但完全采用自底向上的设计有时不能完全 达到指定的设计目标要求。BOTT
8、OMUP设计思想用可编程ASIC实现一个好的电子系统设计 通常采用TOPDOWN和BOTTOMUP两种方法的结合，充分考虑设计过程中多 个指标的平衡。设计库及库元件在层次设计中所用的模块有两种：预先设计好的标准模块由用户设计的具有特定应用功能的模块前者一般要存放在EDA开发系统中各种类型的文件库之中，后者必须经过模型仿真和调 试证明无误后，建立一个图形符号存放在用 户的设计库中准备在更上层的设计中使用。设计库及库元件设计库中比较高级的模块一般由两个模型构 成：模块的图形符号模块的功能模型图形符号在建立原理图时使用，功能模型在 逻辑模拟仿真时使用。设计库及库元件模块的功能模型可以是逻辑图形式，也
9、可以 是VHDL描述的，还可以是真值表或逻辑方程式描述的。一个已知的图形符号可以用来代表一个或几 个功能模型，这些模型的功能相同，参数可 以不同。例如2输入与非门7400、74LS00， 74S00，功能相同，但是传输延时，功耗不相同。画层次原理图画层次原理图类似于用逻辑门符号画一个逻 辑图，先将选用的模块符号和连结器符号放 在画页上，然后用连线将它们连结起来，最 后将选用的符号名放在相应的模块及其结点 上。选用符号名要注意遵循以下规则：一般把在 一个层次原理图中所使用的模块的每一个拷 贝叫做这个模块的例化。画层次原理图为了模拟仿真和建立设计文件，每个例化 都要起一个名字。 位全加器模块FA4
10、起名为Adder。画层次原理图Adder的模块由4个一位全加器子模块FA1实现 ，这四个子模块分别起名为add0、add1、add2 、add3。画层次原理图构成一位全加器的各个逻辑门及其信号线也要起一 个名，它们的名字分别是1、2、A1、A2、A3、 R1。画层次原理图为了调试或模拟仿真，常常要研究模块中的一 个指定信号。例如，假设要研究图7-3中位全 加器FA1的工作情况，需要观察完整系统模拟时 的信号x1的值。因为有个FA1的例化，例化名称要被合并成如 下的信号名，顶层模块名次层模块名：信号 名。因此，要监视全加器add2这个例化中信号 线x1的时候，这个信号名应该写成Adderadd2
11、 ：x1通过上述的书写规则，就可指定顶层模块中 adder中的模块add2的信号x1，这个起名规则可 以扩展到任何一个层次。 层次联接器符号和总线为了建立层次原理图，一个抽象级别的模块 输入和输出引脚的名称要与次层模块原理图 相应信号的名称保持唯一性或者一致性，如 图7-所示。输入连接器输出 连接器层次联接器符号和总线当模块有多重输入和输出信号时，层次的相 互连接器画成如图7-5所示的总线形式。A(3:0)=A(3) A(2) A(1) A(0) B(3:0)=B(3) B(2) B(1) B(0) S(3:0)=S(3) S(2) S(1) S(0)层次联接器符号和总线为了进一步简化模块原理
12、图画法，有时常常 在模块上定义多重引脚，如图7-5(b)所示。每个多重引脚代表 一组相关信号的集 合，允许把总线直 接联接到模块的引 脚上，但是必须清 楚每条总线代表的 是4个信号的联接。层次化设计的模拟采用层次设计实现的系统必须进行设计模拟 和验证。一个层次设计中最底层的元件或模 块必须首先进行模拟仿真，当其工作正确之 后，再进行高一抽象级别模块的模拟仿真。 最后还要对最上层系统进行模拟仿真，最终 完成系统设计。层次化设计的模拟在模拟仿真时，首先要将模块用相应的电路 来代替，称为展平，展平工作一直做到最底 层模块都用基本的逻辑门实现为止。在展平过程中所有元件及所有的信号线都必 须有指定过的名
13、称。模拟仿真结果可以是给出正确的波形，也可 以是给出一些时延参数。图给出的是用总 线表示的波形。层次化设计的模拟图给出的是用总线表示的波形。01111011101100000000S(3:0)01100110011001100000A(3:0)00010001010101010000B(3:0)1210750Time表格形式的模拟值波形表示的模拟值7.2 可编程逻辑器件基础PLD的逻辑表示PLD中阵列及其阵列交叉点的逻辑表示PLD中基本逻辑单元的PLD表示逻辑阵列的PLD表示法应用举例PLD的逻辑表示PLD中阵列及其阵列交叉点的逻辑表示PLD中阵列交叉点的逻辑表示PLD中与阵列和或阵列的逻辑表
14、示PLD中阵列交叉点的逻辑表示PLD逻辑阵列中交叉点的连接方式采用图7 -7所示的几种逻辑表示。 (a)表示实体连结，就是行线和列线在这个交叉点 处实在连接，这个交叉点是不可编程点，在交叉点 处打上实心点。PLD中阵列交叉点的逻辑表示PLD逻辑阵列中交叉点的连接方式采用图7 -7所示的几种逻辑表示。 (b)表示可编程连接。无论或 表示该符号 所在行线和列线交叉处是可编程点，具有一个 可编程单元。PLD中阵列交叉点的逻辑表示PLD逻辑阵列中交叉点的连接方式采用图7 -7所示的几种逻辑表示。 在采用熔丝工艺的PLD器件中，器件出厂后用户 编程之前，所有可编程点处的熔丝都处于接通状态 ，习惯上都用表
15、示熔丝接通，因此可编程点上处 处都打或 。PLD中阵列交叉点的逻辑表示PLD逻辑阵列中交叉点的连接方式采用图7 -7所示的几种逻辑表示。 PLD器件被用户编程后，可编程点上的熔丝有的 烧断，有的接通。编 程后可在编程点上仍打有， 这时的表示可编程点被编程后熔丝接通。PLD中阵列交叉点的逻辑表示PLD逻辑阵列中交叉点的连接方式采用图7 -7所示的几种逻辑表示。 熔丝烧断的可编程点上的消失，行线和列线不相 接，这种情况用图 (c)表示。 PLD中与阵列和或阵列的逻辑表 示与阵列如图(a)所示。在二极管与门的各支路 与输出之间接入熔丝。 熔丝保留的各支路的输 入为有效输入，输出F 是熔丝保留各支路输入 的与逻辑函数。图 (b)是 PLD表示。图 (a)和图 (b)是熔丝全部保留的与阵列表示情况。F(A，B，C)=0。PLD中与阵列和或阵列的逻辑表 示图 (c)是烧断3个熔丝的情况，图 (d)是图 (c) 的PLD表示。PLD中与阵列和或阵列的逻辑表 示可编程或阵列，其构成原理与可编程的与 阵列相同。PLD中与阵列和或阵列的逻辑表 示图 (c)是烧断1个熔丝的情况，图 (d)是图 (c) 的PLD表示。PLD
