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1、1,第2章微处理器与总线,2,主要内容：,微处理器概述8088/8086微处理器总线*80386微处理器*Pentium 4微处理器,微处理器CPU,ROM,RAM,I/O接口,外设,地址总线AB,数据总线DB,控制总线CB,微型机结构框图,4,微处理器的基本组成：运算器：ALU、内部总线内部寄存器组：控制器： PC、 IR、ID、时序 控制、微操作控制等微处理器的功能：微处理器的性能参数：位数,2.1 微处理器概述,一. 8088/8086 CPU的特点,采用并行流水线工作方式 通过设置指令预取队列实现对内存空间实行分段管理 将内存分段并设置4个段寄存器，以实 现对1MB空间的寻址支持多处理
2、器系统,CPU内部结构,存储器寻址部分,工作模式,2.2 8088/8086微处理器,6,传统的CPU,8088/8086 CPU,BIU,EU,BUS,7,二、8088CPU的功能结构,执行单元组成：,运算器 8个通用寄存器 1个标志寄存器 EU部分控制电路,执行单元EU总线接口单元BIU,CPU构成包括:,1、8088CPU的内部结构,9,执行单元EU,功能：分析指令（指令译码）执行指令暂存中间运算结果保存运算结果特征,在标志寄存器FLAGS中,在ALU中完成,在通用寄存器中,10,总线接口单元BIU,组成：段寄存器：CS、DS、SS、ES指令指针寄存器：IP指令队列：4个字节地址加法器：
3、生成20位物理地址 总线控制逻辑：发出各种总线控制信号功能：负责与内存或输入/输出接口之间的数据传送,11,三、8088/8086CPU的存储器组织,8088最大内存容量：20根地址线，最大容量1MB。 内存单元地址：物理地址：20位。（二进制） 地址范围：00000HFFFFFH。存储器分段管理：1、每段起始地址低4位是0000。高16位叫段基址，存 放到段寄存器中。2、每段最大64KB,最小16B。 段内偏移地址：存储单元物理地址-段起始地址。 逻辑地址= 段基址：段内偏移地址。,12,段内存储单元地址表示： 逻辑地址 = 段基址：段内偏移地址物理地址与逻辑地址关系： 物理地址=段基址左移
4、4位+段内偏移地址。3、段与段之间关系：重叠、重合、紧密连接、间隔分开。物理地址的形成：1、取指令：CS：IP2、读写数据：DS:段内偏移地址 ES:段内偏移地址3、堆栈操作：SS:SP,13,物理地址、段起始地址、段内偏移地址,段起始地址段内偏移地址物理地址,数据段,60009H,00H,12H,60000H,0009H,段基地址 =6000H；（DS）=6000H,14,例：,已知 CS=1055H， DS=250AH ES=2EF0H SS=8FF0H 某操作数位于数据段，偏移地址=0204H，画出各段在内存中的分布、段首地址及操作数的物理地址。,15,例题解答,操作数在数据段，则操作数
5、的物理地址为：250AH 16+0204H = 252A4H,10550H,250A0H,2EF00H,8FF00H,CS,DS,ES,SS,16,段寄存器的使用,按照汇编程序的约定使用：1、CS：存放代码段的段基址 DS、ES：存放数据段的段基址 SS：存放堆栈段的段基址2、 P50表2-3。,17,四、8088的内部寄存器,含14个16位寄存器，按功能可分为三类 数据寄存器 8个通用寄存器 地址指针寄存器 变址寄存器 4个段寄存器： 2个控制寄存器,18,1）通用寄存器,数据寄存器（AX，BX，CX，DX） 地址指针寄存器（SP，BP） 变址寄存器（SI，DI）,（1）数据寄存器：（AX，
6、BX，CX，DX）,16位，每个的高8位，低8位又可分别作8位寄存器使用。,19,数据寄存器特有的习惯用法,AX：累加器。用来存放算术逻辑运算的操作数，所有 I/O指令都通过AX与接口传送信息；BX：基址寄存器。在间接寻址中用于存放内存的偏移地址；CX：计数寄存器。用于在循环或串操作指令中存放计数值；DX：数据寄存器。在间接寻址的I/O指令中存放I/O端口 地址；在16位乘除法运算时，存放乘积的高16位数。,20,（2）变址寄存器（16位）,SI：源变址寄存器DI：目标变址寄存器在串操作指令中，用SI存放源操作数的偏移地址，而用DI存放目标操作数的偏移地址。,（3）地址指针寄存器（16位）,S
7、P：堆栈指针寄存器。其内容为栈顶的偏移地址；BP：基址指针寄存器。常用于在访问内存时存放内存单元 的偏移地址。,21,2）段寄存器,用于存放相应逻辑段的段基址 CS：代码段寄存器。代码段存放指令代码 DS：数据段寄存器 ES：附加段寄存器 SS：堆栈段寄存器：堆栈段是预留的一段存储空间。 用来存放需要保护的数据或子程 序调用时使用。,存放操作数,22,3）控制寄存器,IP：指令指针寄存器。其内容为下一条预取 指令的偏移地址FLAGS：标志寄存器。存放运算结果的特征 6个状态标志位（CF，SF，AF，PF，OF，ZF） 3个控制标志位（IF，TF，DF）,23,五、8088CPU的引线及功能,2
8、4,8088CPU的两种工作模式,8088可工作于两种模式下 最小模式：MN/MX=1 最大模式：MN/MX=0最小模式为单处理器模式，控制信号较少，一般可不必接总线控制器。最大模式为多处理器模式，控制信号较多，须通过总线控制器与总线相连。,25,主要引线（最小模式下）,地址线和数据线：AD7-AD0：低8位地址和数据信号，分时复用。在传送地址信号时为单向，传送数据信号时为双向，三态。A15-A8 ：输出中8位地址信号，三态输出。 A19-A16：高4位地址/状态信号，三态输出，分时复用。,26,(1)ALE(Address Latch Enable)：地址锁存信号(引脚号25)，输出，高电平
9、有效。和地址信号同时有效，要用该信号把地址信号锁存在地址锁存器当中。(2)DEN (Data Enable)：数据允许信号(引脚号6)，输出，三态，低电平有效，说明数据总线上有有效数据。常用作数据总线驱动器的控制信号。(3)RD (Read)：读信号(引脚号32)，输出，三态。 低电平时表示CPU正在读存储器或I/O端口的数据。,主要的控制和状态信号：,27,(4)WR (Write)：写信号(引脚号29)，输出，三态。 低电平时表示CPU正在对一个向存储器或I/O端口 写数据。(5)M/IO(Memory/Input and Output)：存储器或I/O控制信号 (引脚号28)，输出，三态
10、。 高电平时指示CPU正在访问I/O端口； 低电平时表示CPU正在访问存储器。(6)DT/R (Data Transmit/Receive)：数据传送方向控制信号， 输出，三态。 用DT/R 信号来控制数据驱动器8286或8287的数据传送方向。 当DT/R 1时，CPU向存储器或I/O端口发送数据； DT/R 0时， CPU从存储器或I/O端口接收数据。,28,(7) NMI(Non-Maskable Interrupt)：非屏蔽中断请求 (引脚号17)，输入，上升沿有效。 NMI不受中断允许标志的影响。当CPU检测到NMI 有一个上升沿的信号以后，CPU执行完当前指令便 响应中断类型码为2
11、的非屏蔽中断请求。(8) INTR(Interrupt Request)：可屏蔽中断请求(引脚 号18)，输入，高电平有效。如果INTR信号有效， 当CPU的中断允许标志IF=1时，CPU结束当前指令 后，响应INTR中断请求。 （9）INTA (Interrupt Acknowledge) ：中断响应信号。 输出，低电平有效，表示CPU响应 外部发来的INTR信号。,29,(10)HOLD(Hold Request)：总线保持请求(引脚号31)， 输入，高电平有效。当系统中除CPU之外的另一个 总线主模块(如DMA)要求使用总线时，通过HOLD 引脚向CPU发出总线请求。如果CPU允许让出总
12、 线，在完成当前总线周期后，通过HLDA引脚发出 应答信号，响应总线的请求。 (11)HLDA：总线保持响应信号(引脚号32)，输出，高电 平有效。HLDA有效时表示CPU响应了其他总线主 模块的总线请求，一旦HLDA有效， CPU让出总线 ,CPU的数据/地址总线和控制总线变为高阻状态 , 而请求总线的总线主模块(DMA)获得了总线控制权。,30,(12) MN/MX (Minimum/Maximum Mode Control)：最大 最小模式控制信号(引脚号33)，输入。 (13) CLK(Clock)：时钟信号(引脚号19)，输入。 为CPU和总线控制逻辑提供时钟信号。 要求时钟信号的占
13、空比为33%。 (14) RESET(Reset)：复位信号(引脚号21)，输入，高电 平有效。复位信号有效时，CPU结束当前操作并对 标志寄存器、IP、DS、SS、ES及指令队列清零， 并将CS设置为FFFFH。当复位信号撤除时(即电平 由高变低时)，CPU从FFFF0H地址开始执行程序。,31,(15) READY(Ready)：准备好信号(引脚号22)，输入， 高电平有效。为了CPU能和不同速度的存储器或 I/O接口进行连接，设计了READY信号。CPU在每 个总线周期的T3状态前沿对READY进行采样。当 READY信号有效时表示存储器或I/O准备好发送或 接收数据。如果READY为低。CPU在T3状态采样到 READY为低电平以后，便在T3之后插入Tw，延长读 写周期，使CPU能和较慢速度的存储器或I/O接口相 匹配。,
