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1、第四章 存储器第2讲v存储器概述分类层次结构v主存储器概述半导体存储芯片静态随机存储器动态随机存储器只读存储器 存储器与CPU的连接主要内容四、动态RAM(DRAM)靠电容存储电荷的原理寄存信息；电容上有足够电荷表示“1”，无电荷为 “0”；电容上的电荷只能维持12ms，不掉电 ，信息也会消失，需要再生或刷新；三管式、单管式两种；集成度高、功耗更低；主存储器DD预充电信号读选择线写数据线写选择线读数据线VCgT4T3T2T111. 动态 RAM 基本单元电路读出与原存信息相反读出时数据线有电流 为 “1”数据线CsT字线DDV0 10 11 0写入与输入信息相同写入时 CS 充电 为 “1”
2、放电 为 “0”T3T2T1T无电流有电流单元 电路读 写 控 制 电 路列 地 址 译 码 器读选择线写选择线D行地址译码器001131311A9A8A7A6A531A4A3A2A1A0刷新放大器写 数 据 线读 数 据 线 02. 动态 RAM 芯片举例 三管动态 RAM 芯片 (Intel 1103) 读00000000000D0 0单元 电路读 写 控 制 电 路A9A8A7A6A5读 写 控 制 电 路列 地 址 译 码 器读选择线写选择线D单元 电路行地址译码器00113131131A4A3A2A1A0刷新放大器写 数 据 线读 数 据 线 0 三管动态 RAM 芯片 (Intel
3、 1103) 写11111 三管动态 RAM 芯片 (Intel 1103) 写A9A8A7A6A5读 写 控 制 电 路列 地 址 译 码 器读选择线写选择线D单元 电路行地址译码器00113131131A4A3A2A1A0刷新放大器写 数 据 线读 数 据 线0A9A8A7A6A5读 写 控 制 电 路列 地 址 译 码 器读选择线写选择线D单元 电路行地址译码器00113131131A4A3A2A1A0刷新放大器写 数 据 线读 数 据 线011111 三管动态 RAM 芯片 (Intel 1103) 写A9A8A7A6A5读 写 控 制 电 路列 地 址 译 码 器读选择线写选择线D单
4、元 电路行地址译码器00113131131A4A3A2A1A0刷新放大器写 数 据 线读 数 据 线00100011111 三管动态 RAM 芯片 (Intel 1103) 写A9A8A7A6A5读 写 控 制 电 路列 地 址 译 码 器读选择线写选择线D单元 电路行地址译码器00113131131A4A3A2A1A0刷新放大器写 数 据 线读 数 据 线 0111111010001 1 三管动态 RAM 芯片 (Intel 1103) 写A9A8A7A6A5读 写 控 制 电 路列 地 址 译 码 器读选择线写选择线D单元 电路行地址译码器00113131131A4A3A2A1A0刷新放大
5、器写 数 据 线读 数 据 线 0D11111010001 三管动态 RAM 芯片 (Intel 1103) 写A9A8A7A6A5读 写 控 制 电 路列 地 址 译 码 器读选择线写选择线D单元 电路行地址译码器00113131131A4A3A2A1A0刷新放大器写 数 据 线读 数 据 线 0D11111010001 三管动态 RAM 芯片 (Intel 1103) 写读 写 控 制 电 路A9A8A7A6A5读 写 控 制 电 路列 地 址 译 码 器读选择线写选择线D单元 电路行地址译码器00113131131A4A3A2A1A0刷新放大器写 数 据 线读 数 据 线 0D11111
6、010001 三管动态 RAM 芯片 (Intel 1103) 写读 写 控 制 电 路A9A8A7A6A5读 写 控 制 电 路列 地 址 译 码 器读选择线写选择线D单元 电路行地址译码器00113131131A4A3A2A1A0刷新放大器写 数 据 线读 数 据 线 0D11111010001 三管动态 RAM 芯片 (Intel 1103) 写读 写 控 制 电 路时序与控制 行时钟 列时钟 写时钟 WERAS CASA6A0存储单元阵基准单元行 译 码列译码器再生放大器列译码器读 出 放 大基准单元存储单元阵行 译 码I/O 缓存器数据输出 驱动数据输入 寄存器DINDOUT行地址缓
7、存器列地址缓存器 单管动态 RAM 4116 (16K 1位) 外特性DINDOUTA6A0读放大器读放大器读放大器06364127128 根行线Cs01271128列 选择读/写线数据输入I/O缓冲输出驱动DOUTDINCs 4116 (16K 1位) 芯片 读 原理读放大器读放大器读放大器630 0 0I/O缓冲输出驱动OUTD读放大器读放大器读放大器06364127128 根行线Cs01271128列 选择读/写线数据输入I/O缓冲输出驱动DOUTDINCs 4116 (16K1位) 芯片 写 原理数据输入I/O缓冲I/O缓冲DIN读出放大器 读放大器6303. 动态 RAM 时序行、列
8、地址分开传送先由行选通信号将行地址送入行地址缓存器， 再由列选通信号将列地址送入列地址缓存器， 列选通信号滞后行选通的时间必须超过规定值 ；行选通和列选通正、负电平的宽带应大于规定 值，保证芯片内部正常工作；行地址对行选通信号的下降沿以及列地址对列 选通信号的下降沿应有足够的地址建立时间和 地址保持时间，以确定行、列地址均能准确写 入芯片。行地址 RAS 有效写允许 WE 有效(高)数据 DOUT 有效动态RAM读时序列地址 CAS 有效DOUTWECASRAStCRDtSURD-CAS taRAStaCASthRD-CASthCAS-OUT 动态 RAM 读 时序 动态RAM写时序数据 DI
9、N 有效行地址 RAS 有效写允许 WE 有效(低)列地址 CAS 有效DINWECASRAStCWRtSUWR-CAS动态 RAM 写 时序 tWWRtSUDIN-CAS4. 动态 RAM 刷新存储信息原理v靠电容存储电荷来存储信息的；v电容上的电荷一般只能维持12ms；再生或刷新v在2ms内对芯片内所有存储单元恢复一次原 状态；刷新的过程v先将原信息读出，再由刷新放大器形成原信 息并重新写入；刷新的三种方式集中、分散和异步再生周期与行地址有关 集中刷新（存取周期tc为0.5 s ）“死时间率” 为 128/4 000 100% = 3.2%“死区” 为 0.5 s 128 = 64 s 周
10、期序号地址序号tc0123871 387201tctctctc3999V W01127读/写或维持刷新读/写或维持3872 个周期（1936 s） 128个周期 （64 s） 刷新时间间隔 （2 ms）刷新序号tcXtcY 以128 128 矩阵为例tC = tM + tR读写 刷新无 “死区” 分散刷新（存取周期为1 s ）(存取周期tc为 0.5 s + 0.5 s )以 128 128 矩阵为例W/RREF0W/RtRtMtCREF126REF127REFW/RW/RW/RW/R刷新间隔 128 个存取周期 分散刷新与集中刷新相结合（异步刷新）对于 128 128 的存储芯片（存取周期为
11、 0.5 s ）将刷新安排在指令译码阶译码阶 段，不会出现现 “死区”“死区” 为 0.5 s 若每隔 15.6 s 刷新一行每行每隔 2 ms 刷新一次5. 动态 RAM 和静态 RAM 的比较DRAMSRAM存储原理集成度芯片引脚功耗价格速度刷新电容触发器高低少多小大低高慢快有无主存 缓存五、只读存储器（ROM） 1. 掩模 ROM ( MROM ) 行列选择线交叉处有 MOS 管为“1”行列选择线交叉处无 MOS 管为“0”2. PROM (一次性编程) VCC行线列线熔丝熔丝断为 “0”为 “1”熔丝未断3. EPROM (多次性编程 ) (1) N型沟道浮动栅 MOS 电路G 栅极S
12、 源D 漏紫外线全部擦洗D 端加正电压形成浮动栅S 与 D 不导通为 “0”D 端不加正电压不形成浮动栅S 与 D 导通为 “1”SGDN+N+P基片GDS浮动栅SiO2+ + + + +_ _ _ 控制逻辑Y 译码X 译码数据缓冲区Y 控制128 128存储矩阵PD/ProgrCS A10A7A6A0DO0DO7 112A7A1 A0VSSDO2DO0 DO127162413VCC A8 A9 VPPCS A10 PD/ProgrDO3DO7(2) 2716 EPROM 的逻辑图和引脚PD/ProgrPD/Progr功率下降 / 编程输入端 读出时 为 低电平4. EEPROM (多次性编程
13、 ) 电可擦写局部擦写全部擦写5. Flash Memory (闪速型存储器) 比 EEPROM快EPROM价格便宜 集成度高EEPROM电可擦洗重写具备 RAM 功能用 1K 4位 存储芯片组成 1K 8位 的存储器？片六、存储器与 CPU 的连接 1. 存储器容量的扩展(1) 位扩展（增加存储字长）10根地址线8根数据线DDD0479AA021142114CS WE2片(2) 字扩展（增加存储字的数量）用 1K 8位 存储芯片组成 2K 8位 的存储器11根地址线8根数据线？片2片1K 8位1K 8位D7D0WEA1 A0A9CS0A101CS1(3) 字、位扩展用 1K 4位 存储芯片组
14、成 4K 8位 的存储器8根数据线12根地址线WEA8A9A0.D7D0A11 A10 CS0CS1CS2CS3片选 译码 1K41K41K41K41K41K41K41K4？片8片2. 存储器与 CPU 的连接 (1) 地址线的连接(2) 数据线的连接(3) 读/写命令线的连接(4) 片选线的连接(5) 合理选择存储芯片(6) 其他 时序、负载要特别注意片与片之 间的地址线、数据线 和控制线的连接CPU地址线的低位与存储芯片的地址线 相连，高位或在存储芯片扩充时用或 做其他用途，如片选信号；对存储芯片扩展使其数据位数和CPU 的数据线一致； 访存控制信号（MREQ） CPU的高位地址 ROM存放系统程序、标准子程序和 各类常数；RAM用户编程 74138译码器G1CBAG2BG2AY7Y6Y0 CPU芯片引脚图MREQA14 A15A13 A12 A11 A10 A9A0D7 D4 D3 D0 WR 例1（书94页例4.1）(1) 写出对应的二进制地址码(2) 确定芯片的数量及类型0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0A15A14A13 A11 A10 A7 A4 A3 A00 1 1 0 0 1 1 1 1 1 1 1 1 1 1 10 1 1 0 1
