触发器及同步时序分析

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1、第4章 时序逻辑电路 第4章 同步时序逻辑电路 4.1 时序逻辑电路的结构模型和特点 4.2 触发器 4.3 时序逻辑电路的分析 4.4 时序逻辑电路的设计第4章 时序逻辑电路 4.1 时序逻辑电路的结构模型和特点 P93所有的组合逻辑电路都有一个共同的特点：任一时刻电路的输出仅取决于当时电路的输入，与电路以前的输入和状态无关。在本章中，我们将要讨论另一种类型的逻辑电路时序逻辑电路（简称时序电路）。在时序逻辑电路中，电路的输出不仅取决于当时电路的输入，还与以前电路的输入和状态有关，也就是说，时序逻辑电路具有记忆功能。第4章 时序逻辑电路 图4.1 时序逻辑电路的结构模型图状态信 号激励信 号第

2、4章 时序逻辑电路 由图中可以看出，一个时序逻辑电路通常由组合逻辑电路和存储电路两部分组成。存储电路由触发器构成，是必不可少的。其中Xi（i=1,m）是电路的输入信号；Yi（i=1,k）是电路的输出信号；Wi（i=1,p）是存储电路的输入信号（亦称驱动信号或激励信号）；Qi（i=1,r）是存储电路的输出信号（亦称时序电路的状态信号）。 第4章 时序逻辑电路 这些逻辑信号之间的关系可用三组方程来描述:Yi=fi(X1,X2,Xm,Q1,Q2,Qr) 输出方程Wi=gi(X1,X2,Xm,Q1,Q2,Qr) 驱动方程Qn+1i=hi(Wn1,Wn2,Wnp,Qn1,Qn2,Qnr) 状态方程Qn称

3、为触发器的现态、Qn+1称为触发器的次态。第4章 时序逻辑电路 按照存储电路中触发器状态变化的特点，时序逻辑电路分为同步时序逻辑电路和异步时序逻辑电路。在同步时序逻辑电路中，所有触发器都受同一时钟信号控制，触发器的状态变化是同步进行的。在异步时序逻辑电路中，并非所有触发器都受同一时钟信号控制，因此触发器的状态变化不是同步进行的。第4章 时序逻辑电路 按照电路输出信号的特点，时序逻辑电路分为Mealy型电路和Moore型电路两种。在Mealy型电路中，输出不仅取决于电路的状态，还与电路的输入有关。在Moore型电路中，输出仅仅取决于电路的状态，与电路的输入无关。第4章 时序逻辑电路 4.2 触

4、发 器(Flip-Flop) 触发器是时序逻辑电路中的基本单元电路，它具有两个稳定的状态，这两个状态分别称为0状态和1状态。只要外加信号不变，触发器的状态就不会发生变化，这就是它的存储功能。只有当外加信号变化时，触发器的状态才可能发生变化。第4章 时序逻辑电路 在分析触发器的状态变化时，将外加信号变化之前触发器的状态称为现态，用Qn表示；将外加信号变化之后触发器的状态称为次态，用Qn+1表示；触发器的Q输出端为0时称为0状态，为1时称为1状态。第4章 时序逻辑电路 4.2.1 触发器的电路结构和动作特点按照电路结构形式的不同，可以将触发器分为R-S触发器、J-K触发器、T触发器和D触发器等。1

5、、基本R-S触发器基本RS触发器是各种触发器中结构最简单的一种，可用两个与非门或两个或非门通过交叉耦合构成。第4章 时序逻辑电路 图4.2 由与非门构成的基本RS触发器（a）电路图;（b）逻辑符号第4章 时序逻辑电路 和 是触发器的输入端，反号表示低电平有效。 Q和 是触发器的两个互补输出端。触发器正常工作时，Q和 的值总是相反的。第4章 时序逻辑电路 工作原理分析:（1）当S=0、R=0时:分二种情况：假定某时刻触发器状态Q=0 假定某时刻触发器状态Q=1由分析可以得出:在此情况下，触发器的状态保持不变。第4章 时序逻辑电路 （2）当S=0，R=1时:分二种情况：假定某时刻触发器状态Q=0

6、假定某时刻触发器状态Q=1由分析可以得出：在此情况下，不管原来是0状态还是1状态，触发器都将变为0状态，称为置0。第4章 时序逻辑电路 （3）当S=1，R=0时:分二种情况：假定某时刻触发器状态Q=0 假定某时刻触发器状态Q=1由分析可以得出：在此情况下，不管原来是0状态还是1状态，触发器都将变为1状态，称为置1。第4章 时序逻辑电路 （4）当S=1，R=1时:此时，由于输入端都有一个为0，所以两个输出都为1，这是不可能的。由分析可以得出：两个输入端都为1，这种情况是不允许出现的。第4章 时序逻辑电路 所以，基本RS触发器要求信号输入端至少有一个信号为0，即R*S=0，这个就称为约束条件。以上

7、分析结果可用表4.1表示，表中反映了触发器的次态和输入信号以及现态之间的关系，称为触发器的特性表（或功能表）。表中的d表示任意。第4章 时序逻辑电路 RSQn+1功能说明00Qn不变011置1100置011d不确定表4.1 与非门构成的基本R-S触发器功能表第4章 时序逻辑电路 由表4.1可以写出如下方程(怎么写？)上述方程描述了基本RS触发器的次态和输入信号以及现态之间的逻辑关系，称为基本RS触发器的特性方程。分析结果表明，该触发器具有保持、置0、置1三种逻辑功能，两个输入端必须满足约束条件R*S=0。第4章 时序逻辑电路 基本触发器的动作特点:在基本RS触发器电路中，由于不存在控制信号，且

8、输入信号是直接加到与非门G1和G2的输入端，只要S或R发生变化，都可能导致触发器的输出状态跟着发生变化。这一特性称为直接控制，S称为直接置位端，R称为直接复位端。第4章 时序逻辑电路 图4.3 由或非门构成的基本RS触发器（a）电路图;（b）逻辑符号第4章 时序逻辑电路 注意的是，在分析基本R-S触发器的状态变化时，要注意是由与非门还是由或非门构成，还要注意输入信号是低电平有效还是高电平有效。具体问题要具体分析！不要照搬结论。第4章 时序逻辑电路 2、时钟控制R-S触发器同步RS触发器是在基本RS触发器的基础上增加一个时钟控制端构成的，其目的是提高触发器的抗干扰能力，同时使多个触发器能够在一个

9、控制信号的作用下同步工作。第4章 时序逻辑电路 图4.4 由与非门构成的钟控RS触发器（a）电路图;（b）逻辑符号第4章 时序逻辑电路 工作原理分析:（1）当CP=0时，与非门G3和G4的输入端被屏蔽，R和S输入端不起作用，此时,G3和G4的输出均为1，因此触发器的输出端保持不变。（2）当CP=1时，G3的输出为S ，G4的输出为 R ，此时电路等同于一个基本RS触发器。触发器的次态和输入信号以及现态之间的逻辑关系与基本RS触发器相同。第4章 时序逻辑电路 表4.2 钟控RS触发器的特性表 第4章 时序逻辑电路 由上表可知，同步RS触发器的特性方程如下：第4章 时序逻辑电路 钟控触发器的动作特

10、点:钟控触发器又称电平控制触发器或门控触发器。其特点是：当时钟控制信号CP=1时，输入信号能影响触发器的输出状态，此时称为时钟控制信号有效；而当时钟控制信号CP=0时，输入信号不会影响触发器的输出，其状态保持不变，此时称时钟信号无效。 第4章 时序逻辑电路 从上面可以看出：在时钟控制信号整个有效电平期间，如果同步触发器输入信号发生多次变化，则触发器的状态也可能发生多次变化，因此触发器容易受到这期间出现的干扰信号的影响，这种现象叫做“空翻”。为了进一步提高抗干扰能力，在同步触发器的基础上设计出了主从结构的触发器。 第4章 时序逻辑电路 3、主从触发器主从触发器由两个时钟信号相反的同步触发器相连而

11、成。图4.5(a)是一个主从RS触发器电路第4章 时序逻辑电路 图4.5 主从RS触发器结构第4章 时序逻辑电路 工作原理分析：四种情况 CP=1期间 CP=0期间 CP由01时 CP由1 0时第4章 时序逻辑电路 a)、在CP=1期间，主同步RS触发器的时钟控制信号有效，输入信号R和S能影响输出Q1和Q1，而且在此期间，允许多次变化。但由于此时从触发器的时钟控制信号无效，其输出Q和Q（亦为整个主从触发器的输出）不会发生变化。第4章 时序逻辑电路 b)、在CP=0期间，主同步RS触发器的时钟控制信号无效，输入信号R和S不会影响输出Q1和Q1，因此，从同步RS触发器的输入信号不变，其输出Q和Q

12、一旦稳定后就不会再发生变化。第4章 时序逻辑电路 c)、假定在t0时刻CP由0变为1，则：在t0-时刻CP =0，主触发器被封锁，输入信号不起作用； 在t0+时刻CP=1，输入信号对主触发器产生作用，但是，在CP=1时，从触发器的时钟控制信号CP=0。由于时钟信号CP经过非门G9的延时短，故“0”先到达从触发器，因而提前封锁了从触发器，主触发器的输出对从触发器没有影响，使输出触发器输出保持不变。第4章 时序逻辑电路 d)、 假定在t0时刻CP由1变为0，那在t0-时刻CP =1，主触发器CP有效，从而可以输入信号，对主触发器的输出产生影响，但此时从触发器的CP无效，封锁了从触发器。实际上这表示

13、输入效果“存储”在主触发器。第4章 时序逻辑电路 在t0+时刻CP=0主触发器CP无效，从而封锁主触发器，输入信号对主触发器没有影响；但此时从触发器的CP有效，结果主触发器的输出对从触发器的输出（就是整个触发器的输出）产生影响。实际上这表示 “存储”在主触发器的输入效果“传递”到了从触发器。第4章 时序逻辑电路 表4.3 主从RS触发器的特性表 第4章 时序逻辑电路 由上表可以推出主从触发器的特性方程如下:CP下降沿到来时 CP非下降沿时 第4章 时序逻辑电路 图4.6 主从RS触发器的时序图 第4章 时序逻辑电路 从时序图中可以看出，只有在CP的下降沿到来的瞬间，触发器的状态才可能发生变化。

14、图中，在第一个CP=1期间，R和S发生了多次变化，主触发器的状态也发生过多次变化。但是，从触发器的状态没有发生改变，这进一步提高了触发器的抗干扰能力。基本解决了干扰问题。第4章 时序逻辑电路 从上面的分析中我们可以看到，只有在时钟控制信号CP有效时，输入信号R和S才可能影响触发器的状态，当时钟控制信号CP无效时，输入信号R和S对触发器不起作用。R和S受CP的同步控制，因此叫做同步输入端。第4章 时序逻辑电路 4.2.2 D触发器 无论是基本RS触发器还是钟控RS触发器，R和S都要满足约束条件R*S=0。不允许R和S同时为1的情况出现，这带来限制，怎么办？可以在R和S之间连接一个非门，使R和S互

15、反。这样，除了时钟控制端之外，触发器只有一个输入信号，通常表示为D，这种触发器称为D触发器。如图所示：第4章 时序逻辑电路 图4.7 钟控D触发器（a）电路图;（b）逻辑符号 第4章 时序逻辑电路 由上图可以看出:u当CP=0时，无论输入是0还是1，触发器的状态都不会改变，次态等于现态。u当CP=1时，0输入使触发器的次态为0，称为置0;1输入使触发器的次态为1，称为置1。可见，D触发器具有置0和置1两种逻辑功能。u上述含义转换为特性表就是：第4章 时序逻辑电路 表4.4 同步D触发器的特性表 第4章 时序逻辑电路 转换为特性方程就是：Qn+1=D， CP=1 时Qn+1 =Qn，CP=0 时

16、下图为同步D触发器在CP信号的控制下的时序图：第4章 时序逻辑电路 图4.8 同步D触发器的时序图 第4章 时序逻辑电路 4.2.3 JK触发器在钟控RS触发器电路中，输入端S和R在主RS触发器的时钟控制信号CP=1期间，同样要有约束条件R*S=0。在实用中还是受到限制。怎么办？为了解决这一问题，可以从Q和Q端引回反馈，从电路结构上加以解决，从而构成所谓的JK触发器。JK触发器电路图如图4.9(a)所示。第4章 时序逻辑电路 图4.9 主从JK触发器电路结构第4章 时序逻辑电路 由上图可以看出:S=JQ，R=KQ，RS=KJQQ，无论J和K为何值，都满足RS=0，因此，J和K可以为任何组合。第4章 时序逻辑电路 表4.5 主从JK触发器的特性表 返回第4章 时序逻辑电路 从表中可以看出，在CP的下降沿到来时：u如果J=K=0，则触发器保持原来的状态不变；u如果J=0、K=1，则触发器置0;u如果J=