组合逻辑电路1

《组合逻辑电路1》由会员分享，可在线阅读，更多相关《组合逻辑电路1（102页珍藏版）》请在金锄头文库上搜索。

1、EXIT第 6 章 组合逻辑电路 EXIT组合逻辑电路及特点组合逻辑电路中的竞争冒险MSI构成的组合逻辑电路的分析与设计常用组合逻辑电路组合逻辑电路的分析和设计方法本章小结主要内容本章目标EXIT本章目标n了解全加器、译码器、编码器、数据选择 器的vhdl描述；n掌握组合逻辑电路的分析与设计方法；n掌握常用中规模组合逻辑器件的基本结构 及扩展应用；n掌握基于QuartusII的图形输入法设计仿真 组合逻辑电路。EXIT关键术语： SSI组合逻辑电路MSI组合逻辑电路6.1 特点与功能描述组合逻辑电路电路在任一时刻的输出状 态仅取决于该时刻输入信号的 状态，而与电路原有状态无关一个封装内部的逻辑

2、门个 数小于12个的集成电路一个封装内部有12100个等 效逻辑门的集成电路。EXIT1.组合逻辑电路示意图EXIT2.组合逻辑电路的特点与描述方法 组合逻辑电路的逻辑功能特点： 没有存储和记忆作用。 组合逻辑电路的组成特点 ： 由门电路构成，不含存储元件，只存在从输入到 输出的通路，没有反馈回路。 组合逻辑电路的描述方法：逻辑表达式、真值表、卡诺图和逻辑图，还可以 用硬件描述语言VHDL和Verilog 来描述。EXIT主要要求：掌握组合逻辑电路分析与设计的基本方法。熟练掌握逻辑表达式、真值表、卡诺图和逻 辑图表示法。SSI构成的组合逻辑电路的分析与设计 6.2EXIT6.2.1 组合逻辑电

3、路的基本分析方法分析思路：基本步骤：根据给定逻辑电路，找出输出输入间的逻辑关系，从而确定电路的逻辑功能。 根据给定逻辑图写出输出逻辑式，并进行必要的化简列真值表分析逻辑功能EXIT例6-1 分析下图所示电路的逻辑功能。解： (1)写出输出逻辑函数式(3)分析逻辑功能(2)列逻辑函数真值表1111000YBA输 出输 入00根据同或功能可列出真值表如上表； 也可先求标准与或式，然后得真值表。后 者是分析电路的常用方法，下面介绍之。通过分析真值表 特点来说明功能。 A、B 两个输入变量的状态相同时，输出 为 1，否则输出为 0。因此，图示电路为同或 电路，实现了两个变量的同或逻辑功能。011EXI

4、T初学者一般从输入向输出逐级写出各 个门的输出逻辑式。熟练后可从输出向输 入直接推出整个电路的输出逻辑式。 由 Si 表达式可知， 当输入有奇数个 1 时， Si = 1，否则 Si = 0。例 分析下图电路的逻辑功能。解：(2)列真值表(1)写出输出逻辑函数式Ai Bi Ci-1CiSiAiBi Ci-10100 01 11 10 1 1 11111011101001110010100000CiSiCi-1BiAi输 出输 入11110000由 Ci-1 表达 式可画出其 卡诺图为：11101000可列出真值表为(3)分析逻辑功能将两个一位二进制数 Ai 、Bi 与低位来的进 位 Ci-1

5、相加，Si 为本位和，Ci 为向高位产生的 进位。这种功能的电路称为全加器。EXIT6.2.2 SSI构成的组合逻辑电路设计基本步骤： 分析设计要求并列出真值表求最简输出 逻辑式画逻辑图。 首先分析给定问题，弄清楚输入变量和输出变量是 哪些，并规定它们的符号与逻辑取值(即规定它们何时 取值 0 ，何时取值1) 。然后分析输出变量和输入变量间 的逻辑关系，列出真值表。根据真值表用代数法或卡诺图法求最简与或式， 然后根据题中对门电路类型的要求，将最简与或式变 换为与门类型对应的最简式。 根据简化或变换后的逻辑函数表达式 画出逻辑电路图。EXIT下面通过例题学习 如何设计组合逻辑电路(一)单输出组合

6、逻辑电路设计举例 例 设计一个A、B、C三人表决电路。当表决某个提案时， 多数人同意，则提案通过，但A具有否决权。用与非门实现。解： (1)分析设计要求，列出真值表设 A、B、C 同意提案时取值 为 1，不同意时取值为 0；Y 表示 表决结果，提案通过则取值为 1， 否则取值为 0。可得真值表如右。A、B、C三人表决电路 多数人同意，则提案通过，但A具有否决权111011101001110010100000YCBA输出输 入0000000011111 111110(2)化简输出函数Y=AC+ABABC0100 01 11 10 1 1 10 0 0 00用与非门实现，并求最简与非式=AC+AB

7、=ACABEXIT(3)根据输出逻辑式画逻辑图YA BCY =ACAB(二)多输出组合逻辑电路设计举例 EXIT【例6-3】某大楼电电梯系统设统设 有3部电电梯，为为了监测电监测电 梯运行情况，需要 设计设计 一个电电梯运行情况监测电监测电 路，规规定只要有2部以上电电梯运行，则监测则监测 电电路输输出电电梯系统统正常工作信号，否则输则输 出电电梯系统统故障信号。试试用与非 门门和或非门门分别设计该电别设计该电 梯系统统运行情况监测电监测电 路。 解：（1）根据题题意，输输入变变量用A,B.C分别表示3部电梯的运行状态，输 出变量用F表示监测电监测电 路输输出信号状态态。输输入变变量用逻辑逻辑

8、 1表示电电梯正在运 行，用逻辑逻辑 0表示电电梯停止运行；输输出变变量用逻辑逻辑 1表示系统统运行正常，用 逻辑逻辑 0表示系统统运行故障。由此可列出如下所示真值值表。EXIT(4) 画逻辑图（2）根据真值表写出输出逻辑函数表达式（3）用卡诺图进行化简。可得简化的逻辑表达式EXIT实现实现 【例6-3】设计设计 的电电路可有多个不同的方案。下面介绍绍 两种常用的方案。 方案一：用与非门实现门实现 将简简化后表达式变换为变换为 与非-与非表达式方案二：用或非门实现门实现 由卡诺图诺图 圈0，化简简出最简简或与式，进进而变换为变换为 或非-或非 表达式EXIT【例6-4】试分别用逻辑门和VHDL

9、语言设计一个8421码转换成5421码 的码组变换电路。 1. 用逻辑门设计 解：(1) 根据题意列出真值表（2）用卡诺图诺图 化筒EXIT由卡诺图诺图 化简简 (注意无关项项的使用)可得如下逻辑逻辑 函数表达式：（3）根据逻辑逻辑 函数表达式画出逻辑图逻辑图EXIT6.3 常用组合逻辑电路6.3.1加法器半加器：只考虑本位两个二进制数相加，而不考虑来自低位进位数相加的运算电路。全加器：除考虑本位两个二进制数相加外，还考虑来自低位进位数相加的运算电路。串行进位：电路进行二进制加法运算时，各全加器由低位到高位逐位传递进位信号。超前进位：电路进行二进制加法运算时，通过快速进位电路几乎同时产生进位信

10、号。 EXIT1.半加器（加法器基本单元）半加器 Half Adder，简称 HA。它只将两个 1 位 二进制数相加，而不考虑低位来的进位。1011010101100000CiSiBiAi输 出输 入AiBiSiCiCOSiCiAi BiEXIT半加器电路能用 与非门实现吗？用与非门实现的半加器电路为Ai BiSiCi1iiiBAC =iiiiiBABAS+=iiiiiiABABBA.=此式虽非最简，但这样可利用 Ci 中的 信号 Ai Bi ，省去实现 Ai 和 Bi 的两个非门， 从而使整体电路最简。EXIT全加器Full Adder，简称FA。能将本位的两个 二进制数和邻低位来的进位数进

11、行相加。1111110011101010100110110010100110000000CiSiCi-1BiAi输 出输 入Ai BiSiCiCOCICi-1EXIT用VHDL描述一位全加器nlibrary ieee;nuse ieee.std_logic_1164.all;nentity adder isn port (ai, bi, ci : in std_logic; n si, co : out std_logic); nend adder;narchitecture adder of adder is nbeginnsioutpoutpoutpoutpoutpoutpoutpoutp

12、outpled7 led7 led7 led7 led7 led7 led7 led7 led7 led7 led7 B)Y(AB)EXIT2.多位数值比较器可利用 1 位数值比较器构成比较原理：从最高位开始逐步向低位进行比较。例如 比较 A = A3A2A1A0 和 B = B3B2B1B0 的大小：若 A3 B3，则 A B；若 A3 B2，则 A B；若 A2 B2，则 A B；若 A2 = B2，则再去比较更低位。 依次类推，直至最低位比较结束。EXIT图（a）为4位数值比较器74LS85的逻辑能示意图，图中 和 为两组相比较的4位二进制数的 输入端 ， 和 为级联输入端， 和为比较结

13、果输出端。74LS85的逻辑符号图74LS85的功能表EXITEXIT主要要求： 掌握常用MSI组合逻辑电路的设计与分析。6.4 采用MSI的组合逻辑电路的分析与设计掌握MSI组合逻辑电路设计的比较法、扩展法 和降维图法。EXIT6.4.1中规模集成器件构成的组合电路的设计n基本步骤(1) 根据题意列真值表； (2) 由真值表写逻辑函数表达式，将要实现的逻辑函数表达式变换成与 所用中规模集成器件逻辑函数表达式相似的形式，比较逻辑函数表达 式（比较法）；逻辑函数比较可能出现下列几种情况： 若要实现的组合逻辑函数表达式与某种中规模集成器件的逻辑 函数表达式形式上完全一致，则可选用该种器件实现设计；

14、 若要实现的组合逻辑函数表达式是某种中规模集成器件的逻辑 函数表达式的一部分，则只需对器件多余的输入端作适当处理(接1或 接0)即可。 若要实现的组合逻辑函数的变量比某种中规模集成器件的输入变量多，则可通过扩展法或降维的方法来实现设计。(3) 根据比较结果，画出逻辑电路图。EXIT1用具有n 个地址输输入端的中规规模集成器件实现实现 变变量逻辑逻辑 函数（1）用译码器设计组合逻辑电路由于二进制译码器的输出端能提供输入变量的全部最 小项，而任何组合逻辑函数都可以变换为最小项之和的标 准式，因此用二进制译码器和门电路可实现任何组合逻辑 函数。当译码器输出低电平有效时，多选用与非门；当译码器输出高电

15、平有效时，多选用或门。EXIT由于有 A、B、C 三个变量， 故选用 3 线 - 8 线译码器。 解：(1) 根据逻辑函数选择译码器例 试用译码器和门电路实现逻辑函数选用 3 线 - 8 线译码器 74LS138， 并令 A2 = A，A1 = B，A0 = C。(2) 将函数式变换为标准与 - 或式(3)根据译码器的输出有效电平确定需用的门电路EXITABCYY1Y0Y3Y4Y2Y5Y6Y7 1STASTB STCA0A1A274LS138(4)画连线图Y&74LS138 输出低电平有效，i = 0 7因此，将 Y 函数式变换为采用 5 输入与非门，其输入取自 Y1、Y3、Y5、Y6 和 Y7 。EXIT例 试用译码