VLSI测试及可测性设计方法4(论文资料)

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1、第 四 章可 测 性 设 计容易测试的电路的含义 测试生成、施加和分析应在预定的成 本和时间内完成。 在满足测试覆盖率的条件下测试图形 的长度应尽可能短。可 测 性 定 义Bennetts于1984年提出： “A digital IC is testable if test patterns can be generated, applied, and evaluated in such a way as to satisfy predefined cost budget and time scale.”可测性概念包括两方面内容 电路内的故障是否可以用有限的测试 图形来检测或定位。 故障效应观

2、察的难易程度，也就是说 检测故障所需的测试图形的长度和生 成时间、施加时间长短的问题。可测性设计的两种基本策略 为了获得最大的可测性而不惜成本地 进行设计。 采取一些切实有效的方法，增加少量 或有限的硬件开销来提高系统和电路 的可测性。可测性设计可分为两大类 专项设计（Ad Hoc Design）：安功能基本要求设计系统和电路，采取 一些比较简单易行的措施，使它们的可测 性得到提高。 结构设计（Structured Design）：根据可测性设计的一般规则和基本模式 来进行电路的功能设计。这两种方法的指导思想来源于上述 两种不同的基本策略。第 一 节特 定 测 试 法( Ad Hoc )Ad-

3、Hoc常用的三种方法 在电路的某些“关键点”增加测试 点 把电路划分为功能块的形式（又 称：“规划技术”） 建立“测试总线”1.可 测 性 分 析（增加测试点）可 控 性 值 的 估 计举 例可 观 性 值 的 估 计 定义5.3 为把节点N的信息传播到原始输 出，所需最少的组合逻辑值赋值次数叫做 节点N的组合可观性值，用CO (N）表示。 定义5.4 为把节点N的信息传播到原始 输出，所需最少的时序逻辑赋值次数叫做 节点N的时序可观性值，用SO (N）表示。举 例计算可控性值的流程图计算可观性值的流程图应 用 举 例 （此例和后一页仅供同学参考）插 入 观 察 点插 入 控 制 点2.电 路

4、 分 块划 分 分 块 依 据 以功能模块如ALU操作单元、控制单元来 进行划分。 以时序逻辑、开关网络进行划分，这些 单元可以组成一个系统。 根据逻辑结构进行划分。划分方法的一般规则是采用多路转换器 和通道系统，每个部分测量的细节依赖于 这个部分的逻辑功能及相应的单元实现情 况。 电路分块的三点实施措施 分块后，可将一些控制点和观察点引出。 在各块之间利用选通信号来构成通路。 总线结构可以很方便地控制各模块之间的 信号沟通，因总线具有处高阻状态的第三 态，很容易使若干模块相互隔离和分块。此页后两页例仅供同学参 考第二节结构可测性设计方 法 LSSD技术设计的电路结构示意图第三节扫 描 测 试

5、（Scan Test）扫描设计的主要思路将电路中的组合元件与时序元件 隔离开来，其中组合电路可以用组合 电路的测试方法来测试，而其中的时 序电路是串接成移位寄存器形式，以 便把测试信号移入时序元件内，也便 于将时序元件的状态移出来，使之得 以观察。 Scan Design总体框图主 要 测 试 步 骤(1)将电路置成扫描测试状态，利用扫描时钟（系统时钟 ）和扫描信号输入使移位寄存器置成全0和全1的状态， 以检查每个触发器是否有两种稳定状态；然后用输入序 列00110011检查每个触发器翻转功能等。(2)检查组合电路N和存储元件之间的连接关系。可以先 在“测试”状态下用测试号（扫描信号输入）把时

6、序元 件置成某个状态，并在组合电路N的原始输入端PI输入 必要的测试矢量；然后把电路置成“正常”方式，把N 的输出信号送入时序元件；最后又返回 “测试”状态 ，利用扫描方式，在原始输出端PO处观察响应（也可以 在扫描的串行输出端 观察），以判定连接电路是否有 故障。 主 要 测 试 步 骤（续）(3）组合电路N的测试在测试组合电路N时，它的测试激励来自原 始输入端PI和时序元件Yi的输出端，显见PI端 的信号可直接施加，而Yi的状态需要从“扫描 输入”端逐位移入。N的输出也有两部分，一部 分是直接可观察到的原始输出端PO，另一部分 送到时序元件Yi的输入端，这部分信号的观察 要分两步操作：第一

7、步是将这些信号锁存到时 序元件Yi中，第二步是将时序元件Yi中的状态 逐位移出，以便在“扫描信号输出”端观察它 们。测试组合电路的测试向量可以用组合电路 的测试生成方法来生成。切 换 逻 辑两 种 途 径 第一种途径是：选用由时钟控制的电平触 发器或其它存储元件来设计电路，而不采 用常用的由时钟的上升沿或下降沿来触发 的边沿触发的时序元件，以克服切换时产 生的竞态现象对测试的影响。其典型例子 是选用电平触发的主从结构的触发器。当 然用主从结构触发器将影响工作速度。 第二种途径是：采用专用的移位式锁存器 SRL(Shift Register Latch)。 移位式锁存器SRL（1）移位式锁存器S

8、RL（2）第 一 种 方 案利用L1/L2型的SRL进行设计。它的主要做法 是将一般时序电路模式中的每个时序元件Yi都 用一个SRL替代，每个SRL的L2作为正常输出端 。在进行测试时，把丫i+1的L2输出作为Yi的移 位输入信号，从而组成一个移位寄存器。这种 做法本质上是用主从结构的触发器作为时序元 件，因此电路在正常工作和测试时都是以主从 结构方式工作。它的主要缺点有两个：一个是 所用的元件较多（一对L1和L2只作一个时序元 件使用），另一个是正常工作时信号的路径比 较长，影响工作速度的提高。第 二 种 方 案第 三 种 方 案第三种方案缺点测试时有时不能得到所需要的测试信号 。因为在测试

9、组合电路N(1)和N(2)时需要 Y(1)和Y(2)提供必要的测试信号，因此 Y(1)和Y(2)应该是随意可控的。但是注意 到L1/L2*型SRL的特点，在扫描时钟A和B 的激励下，每个SRL的L2*应该是L1的前一 拍信号，而每个SRL的L1应该是前一个SRL 的L2*的前一拍信号，这样所给出的信号 就有一定的约束。利用SRL进行扫描设计的基本原则1） 所用的存储元件必须都是SRL，而不能只在其中部分 使用。 2） 每个SRL均用两个相位相反的时钟来控制，同时前级 SRL的输出应能送至后级SRL的输入端，以便能接成移位 寄成器和传输工作信号。 3） 必须能直接分别控制SRL的各组时钟，以便某

10、一时钟 工作时，其他时钟不工作或无效。 4） 各组时钟必须连接至SRL的时钟输入端，而不能连至 数据输入端（经过组合电路后连至数据输入端也是不允 许的。） 5） 所有SRL均应连接到扫描通路中去，使之能得到全面 的测试，同时应有原始的扫描输入端、扫描输出端和扫 描时钟输入端。 6） 必须可以利用原始输入端直接控制电路，使之有“ 工作”与“测试”两种工作方式，并且各时钟应能分别 控制。优 点首先这种设计的测试对象主要是组合电路， 因此测试的过程比较简单，测试所用的矢量的 生成可用常规的FAN等算法来计算。其次由于组合电路与时序元件隔离，因此故 障的定位比较方便，时序电路的测试变得异常 简单。最后

11、由于可用一组设计的基本原则来校验电 路设计的有效性，因此电路设计的合理性比较 易于满足，同时由于使用SRL作为存储元件，对 元件的交流参数要求比较低，所以易于集成。缺 点 它需要增加若干原始输入端和原始输出端，因此使集 成芯片的引出脚和插件板的引出端增多，同时扫描设计 大约要增加4%-20%的门，从而增加了硬件的开销。 由于测试时移位寄存器以串行方式工作，同时测试过 程中又需要在“测试”和“工作”两种状态之间切换， 因此测试的时间比较长，尤其是当时序元件数比较多时 ，这个问 题更显得突出。虽然可用并行的方式来替代 串行的工作方式，但这又要增加许多硬件和众多的输入 输出端，不易于实际使用。 在测

12、试时，电路没有按正常工作的速度来进行，因此 有些时序上的故障还不一定能精确地测试出来。 设计者所使用的元件限制较大，它不允许设计者使用 速度较快的异步时序元件。 同时，并非所有的电路都能设计成可扫描的，因此设计过 程并不比常规设计更简单，相反可能要花费更多的时间 。第四节内建自测试技术（BIST）扫描内测试一般模式对激励源的基本要求要求激励源能使所测节点的 电平至少变化一次，并能传输至 测试点。通常这个要求叫做“激 活节点”的要求。常 用 激 励 源常用的激励源有两种，一种是伪随机信号， 它可以用线性反馈移位寄存器来产生。用这种 方法虽然不能完全保证产生完备的测试信号， 但在一般情况下经常是可

13、以满足实用要求的。 另一种激励源是确定型的，它可用各种基本算 法来生成（如利用D算法），适用于不宜用穷举 法的大型组合电路的测试。所确定的各种测试 矢量可以固化在只读存储器中，或先存在随机 存储器中，在作测试时，只要依次将它们读出 并送至测试输入端。但即使是确定型的激励信 号，如果存在某种规律的话，也可以设计一种 特殊的线性移位寄存器来产生。三 种 不 同 方 案扫描电路设计标准模块组成的内测试扫描电路一般结构扫 描 测 试 方 式1）令C1（1）=C2（1）=1，把B（1）置成正常工作方式 2）令C1（2）=C2（2）=0，把B（1）置成扫描方式（即构 成串行输入的移位寄成器方式） 3）在S

14、D（2）输入串行数据，在CLK（2）作用下，使B（2 ）置成所需状态，它的输出Y（2）作为测试N（1）的一 部分 4）在PI（1）施加合适信号，与Y（2）一起构成N（1）的 一个潮湿测试向量 5）利用CLK（1）将N（1）的响应锁存在B（1）中 6）令C1（1）=C2（1）=0，将 B（1）置成扫描工作方式 7）利用CLK（1），将B（1）中内容移出来，在SDO（1）处 观察，并同标准值比较 8）重复执行1-7，直至N（1）测试完毕 可见，测N（1）时，B（2）作为激励源，B（1）作为数据 采集。 LFSR 测 试 方 式1）令C1（1）=C2（1）=0，把B（1）置成的 多输入的并行 LFS

15、R 2）先在B（2）中置一个非“0”的状态，令C1（2）=1，C2 （2）=0，令Zi=0（I=1，2。n），把B（2）置成一 个伪随机信号发生器 3）利用B（2）的输出，如必要的话，在P（I）（1）也输 入合适的信号，两者一起组成N（1）的测试矢量 4）在N（1）测试过程中，由B（1）连续“计算”出N（1） 响应特征，测试结束后，在B（1）中存有最终的特征 5）令C1（1）=C2（1）=0，把B（1）置成扫描方式，利用 CLK（1）将B（1）中存有的特征移出来观察和比较第五节边界扫描可测性设计（Boundary Scan）全 称IEEE Std 1149.1-1990测试访问 口和边界的扫描

16、结构（Test Access Port and Boundary Scan Architecture）IEEE Std 1149.X标准IEEE Std 1149.1标准：数字系统测试的置入逻辑结构标准 IEEE Std 1149.4标准：增加了模拟部分 IEEE Std 1149.5标准：系统级置入逻辑结构标准它是在核心逻辑电路的输入输出端都增 加一个寄存器，这些寄存器有如下特点： (1)每个寄存器都可输入数据，也可输出数 据。 (2)所有的寄存器可连接成一个移位寄存器 。边界扫描技术的基本原理 边界扫描结构示意图两 种 基 本 测 试 1.测试核心逻辑 将核心逻辑电路的输出端的寄存器置为 输入方式，输入端的寄存器置为输出方式 ，并通过一定的方式，将核心逻辑电路输 入端的寄存器置入测试激励向量以驱动核 心逻辑，同时将其响应采集到核心逻辑输 出端的寄存器中，最后将其响应逐位移出 ，即可得到测试结果。