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1、1现代现代CMOSCMOS工艺工艺 基本流程基本流程现代CMOS工艺基本流程2Silicon Substrate P+2um725umSilicon Epi Layer P选择衬底 晶圆的选择 掺杂类型（N或P） 电阻率（掺杂浓度 ） 晶向 100 高掺杂(P+)的Si晶 圆 低掺杂(P)的Si外 延层3Silicon Substrate P+Silicon Epi Layer PPad Oxide热氧化 热氧化 形成一个SiO2薄层，厚度约20nm 高温，H2O或O2气氛 缓解后续步骤形成的Si3N4对Si衬底造成的应力4Silicon Substrate P+Silicon Epi Lay
2、er P-Silicon NitrideSi3N4淀积 Si3N4淀积 厚度约250nm 化学气相淀积(CVD) 作为后续CMP的停止层5Silicon Substrate P+Silicon Epi Layer P-Silicon NitridePhotoresist光刻胶成形 光刻胶成形 厚度约0.51.0um 光刻胶涂敷、曝光和显影 用于隔离浅槽的定义6Silicon Substrate P+Silicon Epi Layer P-Silicon NitridePhotoresistSi3N4和SiO2刻蚀 Si3N4和SiO2刻蚀 基于氟的反应离子刻蚀(RIE)7Silicon Sub
3、strate P+Silicon Epi Layer P-Silicon NitridePhotoresistTransistor Active AreasIsolation Trenches隔离浅槽刻蚀 隔离浅槽刻蚀 基于氟的反应离子刻蚀(RIE) 定义晶体管有源区8Silicon Substrate P+Silicon Epi Layer P-Silicon NitrideTransistor Active AreasIsolation Trenches除去光刻胶 除去光刻胶 氧等离子体去胶，把光刻胶成分氧化为气体9Silicon Substrate P+Silicon Epi Layer
4、 P-Silicon NitrideFuture PMOS TransistorSilicon DioxideFuture NMOS TransistorNo current can flow through here!SiO2淀积 SiO2淀积 用氧化物填充隔离浅槽 厚度约为0.51.0um，和浅槽深度和几何形 状有关 化学气相淀积(CVD)10Silicon Substrate P+Silicon Epi Layer P-Silicon NitrideFuture PMOS TransistorFuture NMOS TransistorNo current can flow throug
5、h here!化学机械抛光 化学机械抛光(CMP) CMP除去表面的氧化层 到Si3N4层为止11Silicon Substrate P+Silicon Epi Layer P-Future PMOS TransistorFuture NMOS Transistor除去Si3N4 除去Si3N4 热磷酸(H3PO4)湿法刻蚀，约18012Trench OxideCross SectionBare Silicon平面视图 完成浅槽隔离(STI)13Silicon Substrate P+Silicon Epi Layer P-Future PMOS TransistorFuture NMOS T
6、ransistorPhotoresist光刻胶成形 光刻胶成形 厚度比较厚，用于阻挡离子注入 用于N-阱的定义14Silicon Substrate P+Silicon Epi Layer P-Future NMOS TransistorPhotoresistN- WellPhosphorous (-) Ions磷离子注入 磷离子注入 高能磷离子注入 形成局部N型区域，用于制造PMOS管15Silicon Substrate P+Silicon Epi Layer P-Future NMOS TransistorN- Well除去光刻胶16PhotoresistSilicon Substrat
7、e P+Silicon Epi Layer P-Future NMOS TransistorN- Well光刻胶成形 光刻胶成形 厚度比较厚，用于阻挡离子注入 用于P-阱的定义17Silicon Substrate P+Silicon Epi Layer P-PhotoresistN- WellBoron (+) IonsP- Well 硼离子注入 高能硼离子注入 形成局部P型区域，用于制造NMOS管硼离子注入18Silicon Substrate P+Silicon Epi Layer P-N- WellP- Well除去光刻胶19Silicon Substrate P+Silicon Ep
8、i Layer P-P- WellN- Well退火 退火 在6001000的H2环境中加热 修复离子注入造成的Si表面晶体损伤 注入杂质的电激活 同时会造成杂质的进一步扩散 快速加热工艺(RTP)可以减少杂质的扩散20Trench Oxide N- Well P- WellCross Section 完成N-阱和P-阱平面视图21Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellSacrificial Oxide牺牲氧化层生长 牺牲氧化层生长 厚度约25nm 用来捕获Si表面的缺陷22Silicon Substrate P+Silic
9、on Epi Layer P-P- WellN- Well除去牺牲氧化层 除去牺牲氧化层 HF溶液湿法刻蚀 剩下洁净的Si表面23Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellGate Oxide栅氧化层生长 栅氧化层生长 工艺中最关键的一步 厚度210nm 要求非常洁净，厚度精确(1) 用作晶体管的栅绝缘层24Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellPolysilicon多晶硅淀积 多晶硅淀积 厚度150300nm 化学气相淀积(CVD)25Silicon Sub
10、strate P+Silicon Epi Layer P-P- WellN- WellPhotoresistChannel LengthPolysilicon光刻胶成形 光刻胶成形 工艺中最关键的图形转移步骤 栅长的精确性是晶体管开关速度的首要决定因素 使用最先进的曝光技术深紫外光(DUV) 光刻胶厚度比其他步骤薄26Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellPhotoresistChannel Length多晶硅刻蚀 多晶硅刻蚀 基于氟的反应离子刻蚀(RIE) 必须精确的从光刻胶得到多晶硅的形状27Silicon Substr
11、ate P+Silicon Epi Layer P-P- WellN- WellGate OxidePoly Gate Electrode除去光刻胶28Trench Oxide N- Well P- WellCross SectionPolysilicon平面视图 完成栅极29Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellGate OxidePoly Gate ElectrodePoly Re-oxidation多晶硅氧化 多晶硅氧化 在多晶硅表面生长薄氧化层 用于缓冲隔离多晶硅和后续步骤形成的Si3N430Silicon Subs
12、trate P+Silicon Epi Layer P-P- WellN- WellPhotoresist光刻胶成形 光刻胶成形 用于控制NMOS管的衔接注入31Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellPhotoresistArsenic (-) IonsN TipNMOS管衔接注入 NMOS管衔接注入 低能量、浅深度、低掺杂的砷离子注入 衔接注入用于削弱栅区的热载流子效应32Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN Tip除去光刻胶33Silicon Su
13、bstrate P+Silicon Epi Layer P-P- WellN- WellPhotoresistN Tip光刻胶成形 光刻胶成形 用于控制PMOS管的衔接注入34Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellPhotoresistBF2 (+) IonsN TipP Tip PMOS管衔接注入 低能量、浅深度、低掺杂的BF2+离子注入 衔接注入用于削弱栅区的热载流子效应PMOS管衔接注入35Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN TipP Tip除
14、去光刻胶36Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellSilicon NitrideThinner HereThicker HereN TipP TipP TipSi3N4淀积 Si3N4淀积 厚度120180nm CVD37Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellSpacer SidewallN TipP TipP TipSi3N4刻蚀 Si3N4刻蚀 水平表面的薄层Si3N4被刻蚀，留下隔离侧墙 侧墙精确定位晶体管源区和漏区的离子注入 RIE38Silico
15、n Substrate P+Silicon Epi Layer P-P- WellN- WellPhotoresistN TipP Tip光刻胶成形 光刻胶成形 用于控制NMOS管的源/漏区注入39Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellPhotoresistArsenic (-) IonsN+ DrainN+ SourceP TipNMOS管源/漏注入 NMOS管源/漏注入 浅深度、重掺杂的砷离子注入，形成了重掺 杂的源/漏区 隔离侧墙阻挡了栅区附近的注入40Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP Tip除去光刻胶41Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourcePhotoresistP Tip光刻胶成形 光刻胶成形 用于控制PMOS管的源/漏区注入42Silicon Substrate P+Silicon Epi Layer P-P- We
