电子技术课件

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1、第8章 逻辑门电路与组合逻辑电路8.1 逻辑门电路1.正逻辑与负逻辑n在逻辑电 路中，用1表示高电平H，而用0表示低电平L，则称之为 正逻辑 ；与此相反，用0表示高电平H，而用1表示低电平L，则称 之为负逻辑 。n对于同一电路，可以采用正逻辑 ，也可以采用负逻辑 。由于数字 逻辑电 路中大量使用正电源，用正逻辑较 方便；若采用负电 源， 则使用负逻辑较 方便。本书如无特殊说明，一律采用正逻辑 体制 。 n设某一逻辑 元件，它的输入变量为A、B，输出变量为Y，高电平用H表示、低电平用L表示。 8.1.1 8.1.1 分立元件门电路分立元件门电路 要把一种逻辑变换为 另一种逻辑 的方法是0和1对换

2、 。常用的逻辑门 在正、负逻辑 中的对应 关系如表8-4所示。正逻辑与或与非或非异或同或非负逻辑或与或非与非同或异或非表8-4 常用的逻辑门 在正、负逻辑 中的对应 关系2.二极管与门电路实现 “与”逻辑 关 系的电路叫做与门电 路 。由二极管组成的与门 电路如图8.1(a)所示， 图8.1所示(b)为其逻辑 符号。图中A、B为信号的 输入端，Y为信号的输出 端。当输入A、B中有一个 或全部为低电平时，则 输入为低电平支路中的 二极管导通，输入为高 电平支路中的二极管反偏 而截止，输出Y为低电平 。当输入A、B全为高电 平时，输出Y才为高电平 。图8.1 二极管与门电路a) 电路 b) 逻辑符

3、号对二极管组成的与门电 路分析如下。n（1） A、B都是低电平 uY0V n（2） A是低电平，B是高电平 uY0Vn（3） A是高电平，B是低电平 uY0V n（4） A、B都是高电平 uY5V从上述分析可知，该电 路实现 的是与逻辑 关系，即 “输入有低，输出为低；输入全高，输出为高”，所 以，它是一种与门，即 。3.二极管或门电路 实现 或逻辑 关系的 电路叫做或门电 路。由 二极管组成的或门电 路 如图8.2所示，其功能分 析如下。当输入A、B中 ，只要有一个以上为高 电平，则接高电平支路 中的二极管导通，接低 电平支路中的二极管反 偏而截止，输出Y为高电 平。只有当输入A、B全 为低

4、电平时，输出Y才 为低电平。 图8.2 二极管或门 a) 电路 b) 逻辑符号n（1） A、B都是低电平 uY=0V n（2） A是低电平，B是高电平 uY5V n（3） A是高电平，B是低电平 uY5Vn（4） A、B都是高电平 uY5V通过上述分析，该电 路实现 的是或逻辑 关系，即“ 输入有高，输出为高；输入全低，输出为低”，所以， 它是一种或门，即 。 4.三极管非门电路实现 非逻辑 关系的电路叫做非门电 路。因为它的输入与 输出之间是反相关系，故又称为反相器， 三极管非门电 路 如图8-3所示。加负电 源VBB是为了保证A为低电平时，三极管 V1能够可靠地截止，加VQ和二极管V2的作

5、用主要是使输出高电 平为规 定值。图8-3 三极管非门电路当输入A为高电平时，如适当选择 R1、R2的数值，使三极 管有足够大的基极电流而饱和，则输 出电位等于三极管的饱 和压降，约0.3V。当输入为低电平时，负电 源VBB通过R1、R2 分压，使基极处于负电 位，三极管因发射结反偏而可靠截止 ，由于VccVQ使V2导通，所以输出电位被钳制在VQ。当A=0时，三极管截止，Y=1 当A=1时，三极管饱和，Y=0 逻辑 关系：5.常用基本逻辑门电路及其符号(1) 与门 与门的逻辑 关系为 F=ABC 与门的输入变量可以是多个，实现 的逻辑为 ：“有0为0，全1为 1”。 与门的符号如图8-5所示。

6、图8-6 或门逻辑符号图8-5 与门逻辑符号 (2) 或门 或门的逻辑 关系为 或门的输入变量可以是多个，或门的逻辑 意义为 ：“有1为1， 全0为0”。或门的符号如图8-6所示。(3) 非门 非门的逻辑 关系为 非门的输入变量只有一个，非门的逻辑 意义为 ：“入1出0，入0出 1”。 非门的逻辑 符号如图8-7所示。(4) 与非门 与非门的逻辑 关系为 与非门的输入变量可以是多个，与非门的逻辑 意义为 ：“有0出1 ，全1出0”。与非门的逻辑 符号如图8-8所示。图8-7 非门逻辑符号图8-8 与非门逻辑符号 (5) 或非门或非门的逻辑 关系为或非门的输入变量可以是多个，或非门的逻辑 意义为

7、 ：“有1出 0，全0出1”。或非门的逻辑 符号如图8-9所示。图8-9 或非门逻辑符号 图8-10 异或门逻辑符号 (6) 异或门 异或门的逻辑 关系为 异或门的输入变量是两个，异或门的逻辑 功能为：“相异 为1，相同为0”。异或门的逻辑 符号如图8-10所示。8.1.2 TTL8.1.2 TTL集成逻辑门集成逻辑门集成逻辑门电 路是把逻辑电 路的元件和连线 都集成在一块半 导体基片上。如果是以三极管为主要元件，输入端和输出端都是 三极管结构，则称为三极管三极管逻辑门电 路，简称TTL门电 路。1.TTL与非门1. TTL与非门的电路结构 TTL与非门的基本电路如图8.11所示，它由输入级、

8、中间级 和输 出级三部分组成。图8-11 基本TTL与非门电路及V1管的等效电路2. TTL与非门的工作原理 （1） 当A、B两端有一个输入为低电平0.3V时，V1的发射结导 通，其基极电压 等于输入低电压 加上发射结正向压降 。nV2、V5都截止nV3和V4导通n输出电压为 ：3.6Vn实现 了“输入有低，输出为高”的逻辑 关系。n（2）当A、B两端均输入高电平3.6V时，V2、V5饱和导通，输出为 低 电平，即 uoUCES0.3V n V1处于发射结和集电结 倒置使用的放大状态。uC2=UCES2+uB5=0.3+0.7=1.0Vn 由于uB4=uC2=1.0V，作用于V3和V4的发射结

9、的串联支路的电压为：nuC2-uO=1.0-0.3=0.7Vn 所以，V3和V4均截止。此时，电路实现 了“输入全高，输出为低”的逻辑 关系。综上所述，可知该电 路的逻辑 功能为2.集电极开路门和三态门集电极开路与非门是将推拉式输出级改为集电极开路的三极管结构，做成集电极开路输出的门电 路，简称为OC门，其电路如图8-12a所示。（1）集电极开路门（OC门）图8-12 OC与非门的电路和图形符号将OC门输 出连在一起时，再通过一个电阻接外电源，这样可以实现 “线与”逻辑 关系。只要电阻的阻值和外电源电 压的数值选择 得当，就能做到既保证输 出的高、低电平符合 要求，而且输出三极管的负载电 流又

10、不至于过大。 而且输出 三极管的负载电 流又不至于过大。两个OC门并联时 的连接方 式如图8.13所示。图8.13 OC门输出并联的接法及逻辑图 a) oc门输出并联的接法 b) oc门输出并联的逻辑图（2）三态门三态门 是在普通门的基础上加控制端EN，它的输出端Y除了 能输出高电平和低电平外，还可以输出第三种状态，即高阻抗 状态，所以称为三态门 ，也称TS门。一个简单 的三态门 的电路如图8.14(a)所示，图8.14(b)所 示为它的逻辑 符号，它是由一个与非门和一个二极管构成的， EN为控制端，A、B为数据输入端。图8.14 三态与非门电路a) 电路 b)符号图8.15所示电路中，当EN

11、=1时电 路为工作状态，所以称为 控制端高电平有效。三态门 的控制端也可以是低电平有效， 即EN为低电平时，三态门为 工作状态；EN为高电平时，三态 门为 高阻状态。其电路图及逻辑 符号如图8.15所示。图8.15 控制端为低电平有效的三态门 a) 电路 b)符号三态门 的应用比较广泛，下面举例说明三态门 的3种应用。电路图如图8.16所示。作多路开关信号双向传输构成数据总线图8-16 三态门的应用a)单向总线 b)多路开关 c)双向传输8.1.3 CMOS8.1.3 CMOS集成门电路集成门电路用P沟道增强型MOS管和N沟道增强型MOS管按照互补对 称形式连接构 成的集成电路，称为互补型MO

12、S集成电路，简称CMOS电路。TTL电路是以三极管为基础，属于双极型电路，MOS电路是以MOS管 为基础，属于单极型电路。CMOS电路的工作速度可与TTL电路相比较， 而它的功耗和抗干扰能力则远优 于TTL。几乎所有的超大规模存储器件 ，以及PLD器件都采用CMOS工艺制造，且费用较低。下面介绍几种CMOS 门电 路。1.CMOS非门电路电路如图8-17a所示，其中VN为增强型NMOS管，作为驱动 管；VP 为增强型PMOS管，作为负载 管。两管栅极相连作为输 入端，漏极相 连作为输 出端。VN管源极接地，VP管源极接电源正极。 图8-17 CMOS “非”门电路a)电路 b)逻辑符号当输入为

13、低电平时，VN管截止，VP管导通，输出为高电平，其 值近似为电 源电压 。当输入为高电平时，VN管导通，VP管截止， 输出为低电平。可见，该电 路实现 了非逻辑 关系，即 。2.CMOS与非门电路如图8-18所示，其中NMOS管VN1、VN2串联作驱动 管；PMOS 管VP1、VP2并联作为负载 管。图8-18 CMOS与非门图a)电路 b)逻辑符号 只有当输入A、B全为高电平，V1、V2都导通时，输出为低电平。 若A、B当中有一个为低电平，V1、V2有一个截止时，输出为高电平 。当A=0、B=0时，VN1、VN2截止。当A=0、B=1时，VN1截止，VP2饱和导通，输出Y为高电平。当A=1、

14、B=0时，VN2截止，VP1饱和导通，输出Y为高电平。当A=1、B=1时，VN1、VN2饱和导通。 可见，该电 路实现 了与非逻辑 关系，即3.CMOS或非门电路如图8-19所示，其中VN1、VN2为NMOS驱动 管；VP1、VP2为PMOS 负载 管。 图8-19 CMOS或非门a)电路图 b)逻辑符号 当A=0、B=0时，VN1、VN2 截止，VP1、VP2导通，输出Y=1。当A=0、B=1时，VN2截止，VP1导通，输出Y=0。当A=1、B=0时，VN1截止，VP2导通，输出Y=0。当A=1、B=1时，VN1、VN2导通，VP1、VP2截止，输出Y=0。可见，该电 路实现 了或非逻辑 关

15、系，即 4. CMOS三态门图8-20为 CMOS 三态门 的电路图和逻辑 符号。A为信号输 入端，EN为三态控制端。图中VN1、VP1构成反向器，VN2、VP2作 为控制开关。当EN输入端为低电平时，VN2、VP2均导通，输入输出之间实 现非门功能，即当A=0时，Y=1；A=1时，Y=0。 图8-20 CMOS三态门a)电路图 b)逻辑符号当EN输入端为高电平时，VN2、VP2均截止，无论A=1或0， 输出均为高阻状态。 8.2 组合逻辑电路8.2.1 组合逻辑电路的基本概念 1. 组合逻辑电路的定义 组合逻辑电 路是指在任一时刻，电路的输出状态仅 取决于该 时刻各输入状态的组合，而与电路的原状态无关的逻辑电 路。 其特点是输出状态与输入状态呈即时性，电路无记忆 功能。 2. 组合逻辑电路的结构图8.21 组合逻辑电路方框图图中输入变量设为 I1、I2、In-1，共有n个；输出函数 Y0、Y1、Ym-1，共有m个。每个输出函数与输入变