哈工程DSP专业课课件

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1、第七章 系统硬件应用(三)上节课内容回顾：时钟与复位 逻辑译码 基本I/O扩展 JTAG扩展 电源与稳压电路复用地址空间技术 A/D、D/A (并行)电路设计本节课教学内容：典型应用一：F206异步串行口的应用 典型应用二：F206同步串行口的应用 典型应用三：液晶接口设计 典型应用四：USB接口设计 典型应用五：主从系统设计MCU和DSP双DSP应用一：F206异步串行口的应用数据通信的异步模式通常被称作通用异步接收和发送 (UART)，F206异步串行口特点： 可以用最大速率实现全双工数据发送和接收功能 传输的数据位为8位 传输数据时可提供1个或2个停止位 具有发送与接收数据缓冲区 具有自

2、动波特率检测逻辑 可达到的最大传输速率为2.5Mbit/sF206异步串行通信的控制及操作： 与串行口关联的引脚：数据发送引脚(Tx)、数据接收引脚(Rx)以及既可用作通用I/O口又可用作串行口“握手”信号的IO0IO3 使用软件设置有关的4个片上寄存器 异步数据发送与接收寄存器(ADTR)：位于I/O空间0FFF4h，专门用于发送与接收数据，通过异步串行口发送的数据 必须写入低8位，也从低8位读出接收的数据 异步串行口控制寄存器(ASPCR) 位于I/O空间0FFF5h，所包含的标志位用来设置串口的工作模式 I/O状态寄存器(IOSR) 位于I/O空间0FFF6h，所包含的标志位作用包括对各

3、状态的监测 波特率分频寄存器(BRD) 位于I/O空间0FFF6h，发送与接收数据的最大速率由F206内部的波特率时钟 来确定，而波特率时钟可由芯片的CLKOUT1时钟分频得到。寄存器中的16 位值是一个分频数。两个程序不能访问的、用于控制传输的寄存器：发送移位寄存器(AXSR) 接受移位寄存器(ARSR)F206异步串行通信的执行过程：在发送中，每一个发送数据都要由ADTR传送到AXSR， 然后将AXSR中的数据移位以将一个8位的并行数据转换成 一个10位或11位(1个开始位+8位数据+1或2个停止位)的串 行数据。每个串行数据均按照低位在先的顺序输出到TX 引脚；在接收时，数据在RX引脚一

4、次一位的接收，并将 其移位到ARSR中，然后再由ARSR传送到ADTR中。异步串行口中断：TXRXINT可屏蔽中断，分为3种发送中断：发送过程中，当ADTR变空时 接收中断： 当ADTR中保持有一个新字符时，这时IOSR中的DR位被置“1”。 发生溢出时，即ADTR中的前一个数据还没有读完， 而下一个数据已写入到ADTR中 时。这时IOSR中的OE位被置“1”。 接收数据没有收到有效的停止位， 即发生帧错误时。这时IOSR中的FE位被置“1”。 RX引脚发生突变时，这时IOSR中的BI位被置“1”。 启动自动波特率检测逻辑后，在ADTR中检测到字符A或a时，这时IOSR 中的ADC位被置“1”

5、。当这种类型的中断发生时，系统将忽略ASPCR中DIM、TIM、RIM位的值。 delta中断： 当IO0IO3用作异步串行口控制时，这4个引脚上发生的任何变化都会产生中断， 同时IOSR中的相应监测位也同时被置位。F206与RS-232串口的连接：由于TX和RX引脚发送与接收的数据为TTL电平，因此， 当通信距 离较长或TMS320F206与非TTL电平的设备通信时(如PC机的RS一 232串行口等)，通常需要加入长线驱动器和电平转换器。(如 MAX232：片内带有2个发送器和接收器，与TTL/CMOS电平兼容)TX、RX、IO0、IO1为F206的引脚， IO0、IO1用作握手 RXD、C

6、TS、TXD、RTS为RS-232的接口信号共模抑制能力强使用中断实现不使用中断实现应用二：F206同步串行口的应用F206有一个同步串行接口(SSP) ，进行同步串行操作需要3个基本信 号：移位时钟信号、帧同步信号和输入输出的数据信号。通过3个 信号的时序配合，可实现串行口通信。与数据发送有关的引脚： 串行数据发送引脚DX，发送时钟引脚CLKX、发送帧同步已引脚 FSX发送数据时： 首先在FSX上产生一帧同步信号，在该同步信号之后，DX引脚在每 个CLKX时钟的上升沿将数据作为移出XSR(输入移位寄存器)与数据接收有关的引脚有：串行数据接收引脚DR，接收时钟引脚 (CLKR)，接收帧同步引脚

7、(FSR)。当接收数据时，首先在FSX上产生一帧同步信号，在该同步信号之 后，DR脚在每个CLKR时钟的上升沿将数据逐位移入RSR(输入移位 寄存器)。通过同步串行口控制寄存器(SSPCR)设置，移位时钟信号CLKR， CLKX可配置为内部产生或外部输入，发送帧同步信号FSX也可配 置为内部产生或外部输入，而接收帧同步信号FSR只能由外部输入 。TLC320AD50C集成了16位A/D、D/A转换器，采样速率最高可达22 05kb/s。在TLC320AD50C内部DAC之前有插值滤波器，ADC之后 有抽样滤波器，接收和发送可同时进行。 TLC320AD50C主机时钟信号来源于外部，通过MCLK

8、引脚输入。帧 同步信号从内部产生，由MCLK导出，其频率由控制寄存器4设定。 SCLK时钟可以由内部产生也可由外部输入。 title“TLC320AD5OC” copy “inith copy “vector h text应用三：F206液晶接口设计EG7012CAR是日本EPSON公司生产的640200点阵的高分辨率液 晶显示器， 能非常清晰地以反射方式显示黑白图像，通常采用 SED1330 SED13351336作为控制器。为便于F206的仿真和下载，F206的源时钟信号(CLKIN)通过X2 CLKIN引脚外接40MHz振荡器，且X1引脚悬空来产生， 此时F206 的主时钟信号(CLKO

9、UT1)为20MHz， 即具有20MIPS的处理能力。为与高速F206较好接口，SED1330的晶振选择最大值10MHz。尽管 如此SED1330对F206来说仍属于较慢的I/O设备。因此要实现 F2o6对SEDI330的正常控制， 须使用F206的软件可编程等待状态产 生器产生等待状态。另外， 为保证F206与SED1330能正常接口，SED1330的数据总线 (D0D7)直接挂在F206的低字节数据总线(D0D7)上；RD(非)和WR (非)引脚与F206的RD(非)和WE (非)引脚分别对应相连 。同时， 为将SED1330映射到F206的外部I/O空间(0000h-FEFFh)， 而与

10、片内I0空间(FF00hFFFFh)区分，SED1330 的片选信号CS应由F206的A15 (最高位地址线)和IS(I/O空间选择信 号， 与外部I/O口通信时为低电平)共同决定，且SED1330的A0接至 F206的A0 (最低位地址线)。此外 还须利用F206的I/O0 (通用输入输出引脚)控制SED1330的 RES(复位信号)。SED1330对F206来说属于较慢的I/O设备，因此，在F206读写 SED1330时，须通过增加等待状态，加长F206等待SED1330响应的 时间每产生一个等待状态，F206附加等待一个CLKOUTl周期。F206提供两种方式产生等特状态：一种是利用RE

11、ADY信号，产生 任何数量的等待状态；另一种是利用等待状态产生器产生07个等 待状态。但由于SED1330没有READY信号线，因此，只能通过软件 控制(设置WSGR寄存器)等待状态产生器产生一定数量的等待状态 ，来保证F206和SED1330二者之间的接口时序匹配， 如图2所示。应用四：USB接口设计 一种基于F206的具有USB接口的高速数据采集卡的设计方 案，解决高速实时信号与接口总线之间的速度兼容问题， 即插即用。PC机传统的通讯接口一般是基于RS-232串行总线，ISA总 线或者PCI总线。 RS-232：连接简单，传输速率低(56Kbit/s)，且串行口数目有限； ISA总线：存在

12、同样的问题； PCI总线：高传输速率(132Mbit/s)，支持即插即用，缺点是插拔麻 烦，且扩展槽有限。 USB (Universal Serial Bus)：Intel、Microsoft、IBM及NEC共同制定USB1.1：12Mbit/s； USB2.0：480Mbit/s 总线供电和定时扫描使其实现真正意义上的即插即用和易插易拔 最大电缆5米，通过USB集线器进行层式星型拓扑连接USB接口芯片AN2131QCCypress公司的一种内嵌微处理器的80脚USB芯片，支持 USB1.1协议，具有8位数据总线，16位地址总线，以及3个 8位多功能端口AN2131QC与主机是一种主从关系，只

13、能接收命令和准备数据等待 主机索取。 F206接收AN2131QC送来的工作字，向外设取数，完成后设置标志 ，并将数据送往总线，AN2131QC根据标志状态向总线读数。整个 过程均通过总线访问完成。 取AN2131QC的多功能口PB4为F206送数完毕标志。 AN2131QC将工作字写往IO口，存入锁存器，并触发F206的INT1， F206在中断服务程序中读取锁存器的内容并分析命令字。Int2采集8051流程图F206流程图收到PB4后， 反馈回DSP接收来自主 机的命令字将采集数据 块传回主机典型应用五：主从系统设计MCU和DSPDSP具有很强的数据处理功能，但其控制管理功能较弱，在许多应

14、 用场合下，需要采用多个处理器才能满足要求。通常情况下，一枚 DSP和一枚MCU构成的主从系统是比较理想的组合，这种组合可以 发挥DSP和MCU的优势。 在DSP和MCU构成的主从系统中，一般把MCU作为主机，DSP作为 从机。 设计主从系统的关键是设计主从机之间的通信，通常采用共享存储 器方式，如双端口SRAM等。TI 集成系列C54x+ARM7：TMS320VC5470、VC5471、DSC21、 C55x+ARM9：OMAP1510、OMAP5910、Davinci：完整的数字媒体开发平台 (巅峰之作) ARM926主处理器 + C64+ DSP子处理器 + VICP视频/图像协处理器

15、+ VPSS视频处理子系统双端口存储器：每侧都有自己独立的控制信号、片选信号、读写控 制信号等，使得两端口可以像独立的存储器一样使用。 (注意避免访问冲突)典型应用五：主从系统设计双DSP采用两片高速的DSP芯片和乒乓缓存技术设计的嵌入式采集系统实现对上百路缓变信号(包括模拟信号、数字信号和开关信号)及比 特率为1200 bps的异步串行数据的采集功能，并获得了较高速率的 传输带宽。该系统以一片DSP为主，主要控制对大多数缓变信号的采集、对某 些信号的相应处理(比如记忆重发等)以及将所有采集的数据按照技 术要求编排成一定的帧格式以2M码速率发送出去；为了不使主DSP的运作不受太多外部中断的干扰

16、，采用另一片DSP 来减轻其负担，从DSP主要控制对串行数据和一些需要通过响应中 断的方式来采集的数据。系统各部分实现模块化设计且采用了可编程逻辑器件，以利于二次 开发。一、系统构成 该系统主要由以下几部分组成：主DSP、从DSP、乒乓式存储结构 、输入接口电路、以及集成在EPLD中的逻辑控制和波形转换电路 。其中，从DSP与外部的接口电路组成另一个小的采集系统，采集 的数据通过乒乓式存储的方式与主DSP交换数据。(1)输入接口电路主要实现数据的选通和与外部设备的握手： (2)主DSP主要实现对多通道缓变信号(包括模拟量、数字量和开关量 月一共大约90路信号)的采集、存储和处理以及将所有采集的数据按 照一定的帧格顺序，以2 Mbps的码速率输出至码型转换电路； (3)从DSP主要是为了减轻主DSP在机时和中断上的负担，利用本身 的异步串口对码速率为120kHz的串行数据进行采集和存储，同时对 一个需要中断申请的参数进行采集和存储； (