使用VHDL进行数字电路设计

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1、使用VHDL进行 数字电路设计 ASIC技术的发展 电路系统设计方法 自定向下的设计流程 设计描述风格高层次设计方法ASIC技术的发展 由于所设计的系统的规模已从几十几百 门增加到几万几十万门，使得从前电子 工程师所熟悉的画电路图、真值表和卡 诺图的设计方法已经远远不能满足数字 系统的复杂性要求ASIC技术的发展 高层次设计方法HLD(High Level Design)是从八十年代末以来，最新专用 集成电路设计的、最先进的设计方法， 它为用户设计更大规模、更高水平、性 能优良的数字系统提供了可靠的保证HLD符合目前 对电路的两个要求 Time to Market：对于通信领域来说，快 速推出

2、市场需要的系统具有非常重要的 价值，HLD使得快速设计较大的芯片成 为可能。 SOC：目前对数子系统的需求是规模越 来越大，HLD非集成电路专业背景的通 信厂商设计大规模芯片提供了可能设计技术的发展使得HLD成为 可能设计技术的发展使得HLD成为 可能 采用最原始的版图设计只需要相应的图形编辑 工具 采用电路图设计就需要相应的布局布线工具 采用HDL语言设计电路就需要相应的综合工具 支持 结论：正是综合技术的提出使得HLD成为可能电路设计方法 由底向上的设计（Bottom-up）：从结构 层开始，采用结构化单元和由少数行为 级模块构成的层次式模型，逐级向上搭 建出符合要求的系统。 自顶而下的设

3、计（Top-Down）：先对所 要设计的系统进行功能描述，然后逐步 分块细化，直至结构化最底层的具体实 现Top-Down的优越性 提高设计生产的效率：自顶向下的设计 方法允许设计者从一个高抽象层次上对 系统的功能进行定制，而不需要考虑门 级的具体实现方法，这充分体现了工艺 无关性的基本设计思想。设计者只需要 写出设计中所需部件的硬件描述语言代 码或者是其它类型的模型，设计工具就 会根据编写的高层描述生成门级的实现 ，这就大大减少了设计者以往必须花费 在设计细节上的时间Top-Down的优越性 增加了设计的重用性：在大多数的自顶 向下设计过程中，对设计的描述都保持 在一个通用的工艺水平上，它不

4、是为某 一厂家的工艺库而特意定制的，也就是 说，设计是与工艺无关的，所以在实现 设计时不必使用某一特定厂家的工艺， 这样就极大的提高了设计的可重用性， 如果需要改变设计所使用的工艺，只需 要将设计在相应的工艺库上映设即可。Top-Down的优越性 错误的早期发觉：可以带来好处 1、减少产品开发周期 2、降低开发成本 3、增加设计一次成功通过的可能性电路设计应该采用的方法 强调进行系统开发的方式：首先进行系统分析 ，给出Specification，划分模块，明确模块 接口，确定模块内部功能，此时应该编写详细 的设计说明文档，之后才是编程，调试。 目前国内很难达到这个层次，但一般较大的设 计都是多

5、个设计者完成，因此模块划分和确定 接口信号是非常重要的，可以极大的减少设计 的调试时间。模块尽量以寄存器为边界，这样 对于联调和最后的系统集成非常方便。 建立合理的设计习惯对于今后的工作的效率会 有巨大帮助设计技术的发展 CAD：Schematics EDA：HDL VHDL和Verilog是影响最广的两种HDL 。 VHDL相对于Veirlog而言，它在语法上 更严谨一些，虽然这样也使它失去了一 些灵活性和多样性，但从文档纪录、综 合以及器件和系统级的仿真上讲VHDL 是一种更好的选择。VHDL语言 在1981年，美国国防部提出了一种新的硬件描述语言 ，称之为VHSIC Hardware D

6、escription Language，也 就是我们现在所说的VHDL，它是美国国防部委托IBM和Texas Instruments联合开发的。 1986年，VHDL被建议作为IEEE标准，经过了多次更 改后，直到1987年12月，它才被接纳为IEEE1076标准 。该标准经过不断完善和更新，目前的标准为 IEEE1164，它已被绝大多数IC生产厂家和EDA工具供 应商所接受。当前几乎所有的EDA软件，象Synopsys 、Mentor Graphics、InovaEDA、Cadence等，均支持该标准。VHDL语言的特点 VHDL是工业标准的文本格式语言 VHDL能同时支持仿真和综合 VHD

7、L是一种并发执行的语言 VHDL支持结构化设计和TOP-DOWN设计方 法 VHDL的描述与工艺无关 支持多风格的描述方法数字系统描述的Gajski图VHDL描述数字电路的层次 采用VHDL语言描述电路时，我们将电路的描 述分为行为（Behavioral）和寄存器传输级（ Register Transfer Level）和门级描述（Gate Level）三个层次。这样的划分是根据寄存器和 组合逻辑的确定性而言的 行为级：寄存器和组合逻辑都不明确 RTL级：寄存器明确，组合逻辑不明确。 门级：寄存器和组合逻辑都明确三种描述层次的比较 在目前的实际设计工作中，行为描述和门级描述都很 少用到。门级描

8、述投入大量精力描述电路的具体细节 ，无法体现出高层描述的优点。行为描述的抽象层次 太高，综合工具无法很好的理解设计者的意图，综合 出的电路距离设计者的实际要求有很大差距，并且目 前主流的综合工具都不具有这种功能，目前有一些推 出的行为综合器如Synopsys的Behavioral Complier，但 用户的反映都不是很良好使用VHDL描述组合逻辑的方法 在使用VHDL描述组合逻辑电路时，根据描述风格的 不同，我们将它分为行为级描述、结构流(Data Flow) 描述和结构级（Structural Level）描述。这里的行为 级（Behavioral Level）描述和前面的行为描述（ Be

9、havioral）从概念上是有区别的，或者说是行为描述 具体在组合逻辑中的定义。行为级描述是指一个组合 逻辑的功能已经明确，但它的具体实现结构没有确定，但限定使用组合逻辑实现。高 层 次 设 计 流 程一、系统功能分析 进行系统功能分析的目的是在进行系统设计之前明确 系统的需求，也就是确定系统所要完成的功能、系统 的输入输出、以及这些输入输出之间的关系等，并且 要确定系统的时序要求。 系统功能分析的另外一个目的，就是系统的模块划分 。在系统分析时，应根据功能的耦合程度，将系统划 分为不同的功能模块，每一个功能都映射到一个模块 ，同时还需要确定模块之间的相互关系，这是模块化 设计的基本要求。二、

10、体系结构设计 体系结构设计又是整个系统设计阶段最重要的工作， 它的首要任务就是数据通路和控制通路的设计。在数 字系统的设计中，系统的控制是建立在数据通路的基 础之上的，不同的数据通路对应了不同的控制通路。 数据通路的设计包括被处理数据的类型分析、处理单 元的划分、以及处理单元之间的关联程度等。控制通 路是数据通路上数据传输的控制单元，用于协调数据 处理单元之间的关系，控制通路的设计主要包括数据 的调度、数据的处理算法和正确的时序安排等。 数据通路和控制通路的设计并不是截然分开的，有时 在确定好数据通路后，由于时序或数据的调度等问题 ，而不得不重新修改数据通路。所以数据通路与控制 通路的设计往往

11、要经过许多次反复才能达到最优的效 果三、系统描述 谓系统描述也就是使用VHDL语言对系统进行 编码。在进行大型软件的开发时，编码相对于 前面所进行的系统划分工作相比就显得不是那 么重要，但在使用硬件描述语言进行数字电路 描述时，情况则完全不同，因为语言的描述直 接决定着电路的性能，不好的编码将无法反映 所确定的体系结构，可能导致前面所做的工作 完全浪四、系统功能仿真 系统的功能仿真（Functional Simulation）是用来验证 设计者所编写的VHDL代码是否完成了预定的功能。 几乎所有的高层设计软件都支持语言级的系统仿真， 这样在系统综合前就可以通过系统功能仿真来验证所 设计系统的功

12、能正确与否。 在语言级系统仿真时，要求设计者使用VHDL语言所 提供的丰富的仿真语句来编写系统的测试基准程序（ Testbench）。测试基准程序在高层次设计中占有非常 重要的地位，不仅在系统功能仿真时被用来作为功能 验证的基准，而且在门级仿真与后时序仿真都要以此 为基准。综合优化阶段 综合器对系统的综合优化主要分为两步：第一步是将 硬件描述语言翻译成门电路，第二步是对产生的电路 进行优化。主要工作是在第二步进行的，判断一个综 合器性能的标准也是基于这一方面的。 系统优化的目的就是花费最小的硬件资源满足最大的 时序要求，所以系统优化就是在系统的速度（Speed） 和面积（Area）之间找到一个

13、最佳方案（Trade-off） 。系统优化的关键在于系统约束条件（Constraints） 的设定，施加到系统的约束条件将使综合器对系统的 优化按照设计者所期望的目标进行。系统实现 如果系统综合优化的结果满足设计者的 要求，就可以进行系统实现的工作。在 一般的ASIC设计中，设计者应该将综合 后电路的网表（Netlist）文件和设计的时 序要求，交给IC生产厂家进行下一步的 工作。这是国内一般的做法，专业的微 电子公司将会参与更多的后面的layout 的工作。设计风格描述 设计描述的风格直接控制着EDA工具综 合的结果。描述同一功能的两段RTL描 述能产生出时序和面积上完全不同的电 路，好的描

14、述方式就是易于被综合器识 别并可以被综合出设计者期望的电路， 电路的质量取决于工程师使用的描述风 格和综合工具的能力。我将会在外面介 绍。我个人对高层次设计方法的理解 硬件描述语言-schematic（netlist）-版图 综合工具 布局布线工具 高级语言-汇编语言-机器语言 高级语言编译器 机器语言编译器（assembler） 目前国内还有很多人不认同采用HDL的高层次设计方法，其实就 是不能理解综合工具的作用，但映射到不认同C编译器或BASIC 编译器的作用确是荒谬的。 我认为高层次设计方法实际就是牺牲描述精确度来换取描述效 率，在某些具体应用中是不适用的，比如最先进的处理器研究 。但对

15、于通常应用背景的数字系统来说Time to Market是非常 重要的，高层次设计方法可以极大的提高设计的效率。 随着综合工具性能的不断提高，高层设计方法的应用范围会越 来越广。VHDL语言基础设计实体和结构体的概念 VHDL把一个电路模块看作一个单元，对任何一个单 元的描述包括接口描述和内部特性描述两个部分。接 口描述称为设计实体(entity)，它提供该单元的公共信 息，如名称、端口等；内部特性描述称为结构体 (architecture)，它定义单元的内部操作特性。 一个结构体可以对应多个实体，结构体和实体的绑定 关系称为配置（configuration）。 一个电路单元只能有一个enti

16、ty，下面是一个最简单的 例子，描述的电路是一个半加器一个半加器的VHDL描述entity halfadder isport (a, b: in bit;sum, carry: out bit); end halfadder;architecture behavior of halfadder isbegin process(a, b)begin if (a=1 and b=1) then carry1)来赋值 使用 R: STD_LOGIC_VECTOR) return BOOLEAN; function “(L: STD_LOGIC_VECTOR; R: INTEGER) return BOOLEAN; f