《[信息与通信]7 第九章 控制单元的功能1》由会员分享，可在线阅读，更多相关《[信息与通信]7 第九章 控制单元的功能1（41页珍藏版）》请在金锄头文库上搜索。
1、第章 控制单元的功能9.1 操作命令的分析9.2 控制单元的功能9.1 操作命令的分析完成一条指令分 4 个工作周期取指周期间址周期执行周期中断周期一、取指周期PC MAR 地址线1 RM ( MAR ) MDRMDR IR( PC ) + 1 PC+1 MDRCUMARPCIR存储器CPU地址总线数据总线控制总线9.1 操作命令的分析OP（IR） CU二、间址周期 M ( MAR ) MDR1 RAd ( IR ) MARMDR Ad ( IR )MDRCUMARCPU地址总线数据总线控制总线IR存储器指令形式地址有效地址三、执行周期1. 非访存指令(1) CLA 清A(2) COM 取反(
2、4) CSL 循环左移(3) SHR 算术右移(5) STP 停机指令0 ACCACC ACCL(ACC) R(ACC), ACC0 ACC0R(ACC) L(ACC), ACC0 ACCn0 G运行标志触发器2. 访存指令Ad(IR) MAR1 RM(MAR) MDR(ACC) + (MDR) ACC Ad(IR) MAR1 WACC MDRMDR M(MAR)STA XADD X(2) 存数指令(1) 加法指令 指令说明：X为直接寻址； 此指令是将X所指向的存储 单元中的内容与累加器中的 相加，结果存入累加器。指令说明：X为直接寻址； 此指令是将累加器中的内容 送到X所指向的存储单元。(3
3、) 取数指令Ad ( IR ) MAR1 RM ( MAR ) MDRMDR ACC 3. 转移指令(1) 无条件转(2) 条件转移Ad ( IR ) PCA0 Ad ( IR ) + A0 ( PC ) PCLDA XJMP XBAN X（负则转）4. 三类指令的指令周期取指周期 执行周期取指周期 执行周期取指周期 执行周期取指周期 间址周期执行周期非访存 指令周期直接访存 指令周期间接访存 指令周期转移 指令周期取指周期 间址周期执行周期间接转移 指令周期四、中断周期程序断点存入 “ 0 ” 地址程序断点 进栈0 MAR1 WPC MDRMDR M ( MAR )向量地址 PC0 EINT
4、（置“0”）0 EINT（置“0”）向量地址 PCMDR M ( MAR )PC MDR1 W中断识别程序入口地址 M PC( SP ) 1 MAR9.2 控制单元的功能一、控制单元的外特性指令寄存器控制单元CU时钟标志CPU 内部的控制信号到系统总线的控制信号来自系统总线的控制信号系统总线1. 输入信号 (1) 时钟(2) 指令寄存器(4) 外来信号(3) 标志CU 受时钟控制控制信号 与操作码有关OP ( IR ) CUCU 受标志控制INTR 中断请求 HRQ 总线请求一个时钟脉冲 发一个操作命令或一组需同时执行的操作命令如2. 输出信号(1) CPU 内的各种控制信号(2) 送至控制总
5、线的信号Ri Rj (PC) + 1 PCINTAHLDA访存控制信号访 IO/ 存储器的控制信号读命令写命令中断响应信号总线响应信号MREQIO/MRDWRALU 、与、或时钟CUIRPCMARMDRACYALUZ控制信号CPU内部总线MDRO控制信号地址线数据线YiACOALUiZOACiMARiIRiPCOPCiMDRi2. 采用 CPU 内部 总线方式二、控制信号举例MDRMDRCU(1) ADD X 取指周期 PC CU 发读命令 1 R MDR OP（IR） （PC）+ 1 PCIRPCMARACYALUZ控制信号IRiIRiPCO PCOMARiMARiMDROMDRO 数据线数
6、据线控制信号CPU内部总线时钟地址线地址线MARMDRIRCUIRPCPCMDRMARCUIRPCPCCU(2) ADD X 间址周期 MDR 1 R MDR有效地址 Ad（IR）MDROMDRO 数据线数据线时钟CUIRPCMARMDRACYALUZ控制信号控制信号CPU内部总线MDRIRMARiMARi地址线地址线MARIRiIRiMARMDRIRMDRMDRMDROMDROMDROMDROMDRO形式地址 MAR CU时钟CUIRPCMARMDRACYALUZ控制信号CPU内部总线MDROMDRO(3) ADD X 执行周期 1 R MDR Z AC（AC）+（Y） MDR控制信号MAR
7、MDR地址线地址线 数据线数据线MARMDRYMDRMDRMDRO MDROMDROMDROMDROMDROMDROYiYiYALUACACOACOALUiALUiALUALUACZZZZO ZOACiACiACACACACMARiMARiALUACCU例9.2 已知单总线计算机结构如图所示，其中 M为主存，XR为变址寄存器，EAR为有效 地址寄存器，LATCH为锁存器。图中各寄 存器的输入和输出均受控制信号控制，如 PCi表示PC的输入控制。设指令地址已存于 PC中，画出ADD X，D（X为变址寄存器XR，D为形 式地址）和STA D（表示相对寻址，D为相对位移 量）两条指令的指令周期信息流
8、程图，并列 出相应的控制信号序列。ADD X，D STA D三、多级时序系统1. 机器周期(1) 机器周期的概念(2) 确定机器周期需考虑的因素(3) 基准时间的确定所有指令执行过程中的一个基准时间每条指令的执行 步骤每一步骤 所需的 时间 以完成 最复杂 指令功能的时间 为准 以 访问一次存储器 的时间 为基准若指令字长 = 存储字长取指周期 = 机器周期2. 时钟周期（节拍、状态） 一个机器周期内可完成若干个微操作每个微操作需一定的时间时钟周期是控制计算机操作的最小单位时间将一个机器周期分成若干个时间相等的时间段（节拍、状态、时钟周期）用时钟周期控制产生一个或几个微操作命令CLKT0T1T
9、2T3时钟周期2. 时钟周期（节拍、状态） 机器周期机器周期T0T1T2T3T0T1T2T33. 多级时序系统机器周期、节拍（状态）组成多级时序系统 一个指令周期包含若干个机器周期一个机器周期包含若干个时钟周期CLK机器周期 机器周期 机器周期 （取指令） （取有效地址） （执行指令） 指令周期T0T1T2T3T0T1T2T3T0T1T2T3机器周期机器周期 （取指令）（执行指令） 指令周期T0T1T2T3T0T1T2 节拍 (状态)节拍 (状态)4. 机器速度与机器主频的关系机器的 主频 f 越快 机器的 速度也越快在机器周期所含时钟周期数 相同 的前提下， 两机 平均指令执行速度之比 等于
10、 两机主频之比机器速度 不仅与 主频有关 ，还与机器周期中所含 时钟周期（主频的倒数）数 以及指令周期中所含 的 机器周期数有关MIPS1 MIPS2=f1 f2例9.3 设某机主频为8MHZ，每个机器周期平 均包含有2个时钟周期，每条指令的指令周 期平均为2.5个机器周期，试问该机的平均指 令执行速度是多少MIPS？若机器主频不变 ，但每个机器周期平均包含4个时钟周期， 每条指令的指令周期平均为5个机器周期， 则该机的平均指令执行速度又是多少MIPS ？由此可得出什么结论？四、控制方式 产生不同微操作命令序列所用的时序控制方式 1. 同步控制方式 任一微操作均由 统一基准时标 的时序信号控制
11、CLK机器周期机器周期机器周期 （取指令）（取有效地址）（执行指令） 指令周期T0T1T2T3T0T1T2T3T0T1T2T3(1) 采用 定长 的机器周期以 最长 的 微操作序列 和 最繁 的微操作作为 标准机器周期内 节拍数相同(2) 采用不定长的机器周期机器周期机器周期 （取指令）（执行指令） 指令周期T0T1T2T3T0T1T2 节拍 (状态)机器周期机器周期 （取指令）（执行指令）T0T1T2T3T0T1T2T3TT延长机器周期内 节拍数不等(3) 采用中央控制和局部控制相结合的方法T0T1T2T3T0T1T2中央控制节拍T3T0T1中央控制节拍机器周期执行周期指令周期取指周期T0T
12、1T2T3局部控制的节拍宽度与中央控制的节拍宽度一致T*T*T*局部控制节拍2. 异步控制方式无基准时标信号无固定的周期节拍和严格的时钟同步采用 应答方式3. 联合控制方式4. 人工控制方式(1) Reset(2) 连续 和 单条 指令执行转换开关(3) 符合停机开关同步与异步相结合五、多级时序系统实例分析 1. 8085 的组成A15A8中断控制AC(8)TR(8)FR(5)IR(8)IDAL（16）PC（16）SP（16）L（8）H（8）E（8） D（8）C（8） B（8） 指令译码和机器周期编码ALU定时和控制时钟控制状态 DMA复位ABR(8)ADBR(8)8位内部数据总线I/O控制I
13、NTA INTRSIDSODCLK ReadyRD WR ALEIO/MHLDAReset outAD7AD02. 8085 的外部引脚(1) 地址和数据信号(2) 定时和控制信号(3) 存储器和 I/O 初始化A15A8 AD7AD0SID SOD入 X1 X2入 HOLD Ready出 HLDA出 CLK ALE S0 S1 IO/M RD WR1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 2040 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21X1 X2 Reset out
14、 SOD SID Trap RST7.5 RST6.5 RST5.5INTA AD0 AD1 AD2 AD3 AD4 AD5 AD6 AD7 VSSINTRVCC HOLD HLDA CLK(out) Rsest in Ready IO/M S1 RD WR ALE S0 A15 A14 A13 A12 A11 A10 A9 A8(4) 与中断有关的信号(5) CPU 初始化(6) 电源和地出 INTATrap 重新启动中断入 INTR入 Reset in出 Reset outVCC +5 VVSS 地1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 2040 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21X1 X2 Reset out SOD SID Trap RST7.5 RST6.5 RST5.5INTA AD0 AD1 AD2 AD3 AD4 AD5 AD6 AD7 VSSINTRVCC HOLD HLDA CLK(out) Rsest in Ready IO/M S1 RD WR ALE S0 A15 A14 A13 A12 A11 A1
