时序逻辑电路

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1、第第5 5章章 时序逻辑电路时序逻辑电路5.1 概 述5.2 时序逻辑电路的分析5.4 计数器5.3 寄存器和移位寄存器学习要点学习要点 时序逻辑电路的特点 时序逻辑电路的分析 寄存器的功能 计数器的功能与应用 5.1 5.1 概概 述述-输出信号只取决于输入信号，一旦输入 信号撤消，输出信号也随之消失。 -在任何一个时刻的输出信号不仅取决于 当时的输入信号，还与电路原来的状态有 关。 数字电子技术的两个重要组成部分：时序逻辑电路组合逻辑电路所以时序逻辑电路必须含有具有记忆能力 的存储元件，最常用的存储元件是触发器。 在时序逻辑电路中既包含输出信号只取决于输 入信号的门电路部分，又包含能实现存

2、储功能 的触发器部分。时序逻辑电路示意图按照时序逻辑电路中触发器触发方式的 不同，时序逻辑电路可以分为: 同步时序逻辑电路异步时序逻辑电路-所有的触发器共用一个时钟信号，各 个触发器状态变化都在该时钟信号的 作用下同时发生 .-所有触发器不共用一个时钟信号，各个 触发器状态变化有先有后。 该电路位为同步时序逻辑电路 。常用的时序逻辑电路描述方法有方程式、 状态表、状态图和时序图。 例 输出方程 -时序逻辑电路的输出逻辑表达式。驱动方程 -各触发器输入端的逻辑表达式。状态方程 -将驱动方程代入相应触发器的特性方程 中，所得到的该触发器的次态方程。状态表 -描述输入信号、输出信号、触发器态 和次态

3、之间关系的表格。 将电路现态的各种取值代入状态方程和 输出方程中计算，求出相应的次态和输出。 时序逻辑电路状态表 X/Z 00000/ 0 00111/ 0 01010/ 0 01101/ 1 10001/ 0 10110/ 0 11011/ 0 11100/ 1状态图 -描述触发器的动态行为，显示了触发器 如何根据当前所处的状态对不同的情况做 出反应。 圆圈和圈中数值表示某种状态下的编码； 箭头表示状态转换的前进方向； 箭头旁边带斜线的数值分别表示输入信号（斜 线左侧）和输出信号（斜线右侧）的逻辑值。 当X=1时，“00”、 “01”、“10”、“11”这 四个状态构成一个循 环，称为“主循

4、环”或 “有效循环”。 当X=0时，“01”和“11”构 成一个“有效循环”，“01” 和“11”称为“有效状态”； “00”和“10”位于有效循环 之外，称为“无效状态”。 如果每个无效状态在若干个时钟作用后 都能够转入有效状态，进入“有效循环”，那 么，称这个电路具有自启动能力；否则电 路就不具有自启动能力。 显然，当X=1时，电路实现的功能是四进制 加法计数器； 当X=0时，电路实现的功能是二进制计数器 ，并且不具有自启动能力。时序图 -描述在时钟源CP作用下时序逻辑电路的 状态及输出随输入和时间变化的波形，通 常指有效循环的波形图。 时序图清晰的描述了在输入和时钟源的 作用下，各个触发

5、器状态的变化情况。 5.2 5.2 时序逻辑电路的分析时序逻辑电路的分析5.2.1 同步时序逻辑电路分析的一般步骤5.2.2 同步时序逻辑电路分析举例5.2.3 异步时序逻辑电路的分析5.2.1 5.2.1 同步时序逻辑电路分析的一般步骤同步时序逻辑电路分析的一般步骤电路图时序图状态图方程式同步时序逻辑 电路中所有的触发 器共用一个时钟信 号。 流程图如图所示。 状态表5.2.2 5.2.2 同步时序逻辑电路分析举例同步时序逻辑电路分析举例例1 分析图示电路实现的逻辑功能。 各触发器初始状态为0。 解： 电路中两个D触发器的时钟信号是同一个 时钟源CP，因此是同步时序逻辑电路。 1、列方程式：

6、（1）驱动方程 -即各触发器的输入逻辑表达式： （2）输出方程：（3）把驱动方程代入D触发器的特征方程得状态方程： 2、根据上述方程式列出电路的状态表：/Z 0011/00100/01001/01110/13、画出电路的状态图：4、时序图-在一系列CP信号的作下，各触发 器状态和输出波形图：5、结论： 从电路的状态表、状态图和时序图 可以看到，电路在时钟脉冲的作用下，每 经过4个CP，电路状态循环一次，并且按 照“11”、“10”、“01”、“00”降序排列。 该电路是一个四进制减法计数器。输出Z信号可以看作是借位信号。实际上，此例中只要列出电路的状态表 就可以看出电路实现的逻辑功能。状态表、

7、状态图和时序图可据分析的具体 要求选用表示形式，不必要全部写出。例2 试分析图示电路实现的逻辑功能。 各触发器初始状态为0。 解： 电路中三个JK触发器的时钟信号是同一个 时钟源CP，因此是同步时序逻辑电路。 1、列方程式：（1）驱动方程。（2）输出方程。（3）状态方程。2、根据方程式列出状态表：/Z 000001/0001100/1010000/0011100/0100010/0101010/0110011/0111010/03、画出电路的状态图：4、结论： 状态“000”、“001”、“100”、“010”构成有效 循环，电路能够实现四进制计数器功能； 状态“110”、“011”、“101

8、”、“111”经有限个 时钟周期后能够回到有效循环中，电路具有 自启动能力。 即该电路为具有自启动能力的四进制计数器。 当状态为“001”时，Z输出1信号，可以把Z 信号看成是“001”状态的检测电路。即检 测到“001”状态时，Z输出1信号。15.2.3 5.2.3 异步时序逻辑电路的分析异步时序逻辑电路的分析例1 异步时序逻辑电路中各个触发器受不同时钟脉 冲控制。分析时需要特别关注时钟脉冲，根据时钟信号 、输入信号和触发器现态来确定输出和触发器 次态。分析电路逻辑功能。各触发器初态为0。 解： 电路两个D触发器由不同时钟源控制， 异步时序逻辑电路。 1、列出方程式： （1）驱动方程：（2）

9、输出方程：（4）时钟方程：（3）状态方程：2、根据方程式列出状态表： CP /Z 0001/0 0110/0 1011/0 1100/13、画出电路的状态图：4、结论： 从电路的状态表、状态图可以看到， 每经过4个CP脉冲，电路状态循环一次， 并且按照“00”、“01”、“10”、“11”升序排列 。 因此该电路是一个四进制加法计数器， 输出Z信号可以看作是进位信号。 例2 分析电路逻辑功能。各触发器初始状态为0。 解： 电路由三个上升沿触发的JK触发器组成： FF0和FF1的时钟输入端由时钟源 CP控制 FF2的时钟输入端由 控制 电路是异步时序逻辑电路。 1、列出方程式： （1）驱动方程：

10、（2）输出方程：（3）状态方程 ：（4）时钟方程：2、根据方程式列出状态表：CP /Z 000001/0 001010/0 010101/0 011010/0 100101/0 101110/1 110001/0 111110/0“001”、“010”、“101”、“110”构成有效 循环，能够实现四进制计数器功能 。3、画出状态图：4、结论： “000”、“011”、“100”、“111”经有限时钟周 期后能够回到有效循环，具有自启动能力。 该电路为具有自启动能力的四进制计数器， Z信号为进位端。 同步时序逻辑电路分析和异步时序逻辑电 路分析不同的地方就在列方程式时，异步时 序逻辑电路要多列

11、一组时钟方程。 同步时序逻辑电路中各触发器共用时钟源 ，当条件具备时，各触发器进行状态转换的 时刻完全取决于时钟脉冲有效边沿到来的时 刻。 异步时序逻辑电路中各触发器不是同一个时 钟源控制，当条件具备时，各触发器的转换 时刻取决于各自的时钟脉冲有效沿是否到达 。5.3 5.3 寄存器和移位寄存器寄存器和移位寄存器5.3.1 寄存器5.3.2 移位寄存器5.3.3 寄存器应用举例5.3.1 5.3.1 寄存器寄存器触发器是构成寄存器的主要部分，且一个 触发器能够存储一位二进制代码。 寄存器可以由RS触发器、JK触发器、D触 发器构成，各触发器通常在同一个时钟源的 作用下工作。 由四个D触发器构成

12、的四位寄存器： 由四个D触发器构成的集成寄存器7477。 两个时钟源CP12和CP34是7477内部四个D 触发器的时钟输入端，为高电平触发。 CP12控制输入端为D1和D2的触发器： CP34控制输入端为D3和D4的触发器 当CP12是高电平状态时，D1和D2的数据 可以送入寄存器存储在Q1和Q2端； 当CP34是高电平状态时，D3和D4的数据 可以送入寄存器存储在Q3和Q4端， 当CP12是低电平状态时，Q1和Q2保持； 当CP34是低电平状态时，Q3和Q4保持。只有一个控制脉冲的寄存器（如前面D 触发器构成的寄存器和集成7477）。双拍工作方式的寄存器：有两个控制脉冲的寄存器。单拍工作方

13、式的寄存器：RS触发器构成的寄存器 5.3.2 5.3.2 移位寄存器移位寄存器移位寄存器既可以寄存数码，又可以在时 钟脉冲的控制下实现寄存器中的数码向左或 者向右移动。 由JK触发器组成的3位右移寄存器 ：设移位寄存器的初始状态为 ， 从串行输入端把数码D=101送入寄存器，在 串行输入数码D=101之后，始终令D=0 。CP CP脉冲未 到0001100 2010 3101 4010 5001 6000JK触发器组成的3位右移寄存器状态表。 由状态表知，再经过3个时钟脉冲之后，数码D=101已 经完全移出寄存器。 经过3个时钟脉冲之后，数码D=101已经 移入寄存器，存储在 端。 通常称前

14、3个脉冲后数码存储在 端是移位寄存器的串行输入/并行输出工作 方式；后3个脉冲后数码完全移出寄存器是移位 寄存器的串行输入/串行输出工作方式。 即寄存器能够完成右移功能。 同理，要用JK触发器组成3位左移寄存器，需5.3.3 5.3.3 寄存器应用举例寄存器应用举例74LS194-4位并行输入/并行输出双向移位寄存器 并行输出端 并行输入端 直接清零端 左移串行输入 右移串行输入 工作方式控制端 1S74LS194状态表 CP功能101110111并行输输 入100保持0清零右移左移将74LS194的 端经过非门送给串行输入端 可以构成扭环形右移计数器。由于扭环形计数器的状态是通过移位寄存器实

15、 现的，相邻状态之间只有一位代码不同，因此 扭环形计数器不会产生竞争冒险现象。 5.4 5.4 计数器计数器5.4.1 异步计数器和同步计数器5.4.2 集成计数器5.4.3 计数器应用举例计数器是一种常用的时序逻辑功能器件。 （1）按照时钟信号CP控制方式 ：异步计数器（2）按照计数规律： 加法计数器分类 ：同步计数器减法计数器5.4.1 5.4.1 异步计数器和同步计数器异步计数器和同步计数器由T触发器构成的3位二进制异步加法计数器 直接清零端 -先接低电平将触发器强制清零； 计数时一般接高电平。 T触发器输入端全接高电平,满足特征方程： 用三个T触发器完成减法计数功能用D触发器、JK触发

16、器都能够完成N位二进制 加法/减法计数器，只要把相应的触发器连成触发器。则在时钟信号的有效沿就满足特 征方程 实现翻转。 由T触发器构成的3位二进制同步加法计数器 三个触发器是由同一个时钟源控制 各触发器输入端满足方程： 3位二进制减法计数器的状态转换图 T触发器也可由JK触发器替代，只要把JK 触发器的J端和K端连在一起即可。 相比较而言，同步计数器工作速度快于异步计 数器，但比异步计数器电路结构复杂。速度快同步 结构复杂5.4.2 5.4.2 集成计数器集成计数器1双四位二进制同步加法计数器74LS393 1 、2 1 1 、2 2 1CP、2CP -时钟输入端-输出端 -异步清零端 （高电平有效） （下降沿有效）74LS393状态表 11CP 10000 000000 01000