《数字逻辑电路课件课件 w7.2脉冲异步时序电路设计》由会员分享，可在线阅读，更多相关《数字逻辑电路课件课件 w7.2脉冲异步时序电路设计（30页珍藏版）》请在金锄头文库上搜索。
1、7.2 7.2 脉冲异步时序逻辑电路的设计脉冲异步时序逻辑电路的设计设计方法与同步时序逻辑电路相似，但如果触发器有时钟控制端的话应将其作为激励来考虑，并注意脉冲异步时序电路对输入脉冲的两个限制条件。例:设计一个“X1X2X2”脉冲序列检测器。它有两 个脉冲输入端X1和X2，输出为Z。要求X1和X2不能同 时出现在输入端，当输入脉冲序列为“X1X2X2”时 ，产生一个输出脉冲Z，其脉冲宽度与X2相同。解：（1）作原始状态表和原始状态图. ACDBX2/0X2/1X1/0X1/0X2/0X1/0X1/0X2/0QnQn+1/ZX1X2 AB/ 0A/ 0BB/ 0C/ 0CB/ 0D/ 1DB/
2、0D/ 0（2）状态化简 QnQn+1/ZX1X2AB/ 0A/ 0BB/ 0 C/ 0CB/ 0A/ 1QnQn+1/ZX1X21000/ 010/ 00000/ 001/ 00100/ 010/ 1（3）状态分配 根据状态分配的基本原则，得到A10，B00， C01。 将时钟控制端当作激励端来看.故可得以下 D触发器的激励表: Q Qn n Q Qn+1 n+1 CP DCP DQ Qn n Q Qn+1 n+1 CP DCP D0 0 d 00 0 d 0 0 1 1 10 1 1 1 1 0 1 01 0 1 0 1 1 d 11 1 d 11 1 0 d1 1 0 d1 0 1 01
3、 0 1 00 1 1 10 1 1 10 0 0 d0 0 0 d设计时将D触发器的特征方程写为:Q Qn+1n+1=D CP=D CP（4）选择触发器，确定激励函数和输出函数 X2 X1ZD1 CP1D0 CP00 00 0 0 1 1 0 1 10 0 0 1 1 0 1 10 0 0 dd 0 d 0 d 0 d dd 0 d 0 d 0 d d0 10 0 0 1 1 0 1 10 0 0 0 0 0 d d0 0 0 dd 0 d 0 0 1 d dd 0 0 1 d 0 d d1 00 0 0 1 1 0 1 10 1 1 0 1 0 d d0 1 0 dd 0 1 1 d 0
4、d d1 1 0 1 d 0 d d000111100000d0 0100d1 11dddd 1001d0X2X1 Q1Q0CP1000111100000d1 0101d1 11dddd 1000d0X2X1 Q1Q0CP00001111000dddd 01ddd1 11dddd 10d0ddX2X1 Q1Q0D10001111000ddd1 01d0d0 11dddd 10ddddX2X1 Q1Q0D0000111100000d0 0100d1 11dddd 1000d0X2X1 Q1Q0Z激励方程和输出方程：（5）画逻辑电路图 Q0Q1X2X1&D1CP1&D0CP0&Z例：设计一个脉冲异
5、步时序电路，该电路有3个输入端x1,x2和x3，一个输出端Z。当且仅当电路接收的输入脉冲序列为x1x2x3时，输出 Z由0变成为1，仅当又出现一个x2脉冲时，输出 Z才由1变为0。典型的输入、输出波形如图所示x1x2x3Z解：用Moore电路实现建立原始状态图和状态表A/0B/0D/1C/0x1x2x3x2x2x1x3x2 x3x1x1 x3由观察法可见该表已是最简状态表，无需再化简。现 态 y次态y(n+1)x1x2A B C D输 出 Z0 0 0 1x3B B B DA C A AA A D D状态分配：由原则1得 AB，AC，CD，BC，AD应相邻。由原则2得 AB，AC，BC，AD应
6、相邻。由原则3得 AB，AC，BC应相邻。由原则4得 A为逻辑0。y2 y101ADCB01现 态 y次态y(n+1)x1x2A B C D输 出 Z0 0 0 1x3B B B DA C A AA A D D现 态 y2y1次态y2(n+1)y1(n+1) x1x200 01 11 10输 出 Z0 0 0 1x301 01 01 1000 11 00 0000 00 10 10二进制状态表y2 y101ADCB01 确定激励函数和输出函数表达式 D2x1x2x3 y2y1100 010 d01000 010011110dd00dd0dCP2x1x2x3 y2y1100 010 0d d1d
7、 d00 01001111000110010 x1x2x3 y2y1100 010 1dd100 01001111000d0000dD1CP1x1x2x3 y2y1100 010 100d d00 010011110d d1011d dd d0现态 y2y1次态x1x200 01 11 10输出 Z0 0 0 1x301 01 01 1000 11 00 0000 00 10 10状态表注：化简只能在指定注：化简只能在指定 列中进行。列中进行。D1=x1CP1= x1y2 x2y2 x3 由上面的卡诺图，可得D2=x2y2y1CP2= x1y1x2Z=y2y1&11x1x2x3D2D1Zy2y
8、1CP2CP1画出逻辑电路图:设计一个二位二进制加减计数器。电路 有一条输入线Y用于计数脉冲的输入，另一 条输入线M加电平控制信号。当M0时，进 行加法计数；当M1时，进行减法计数。解：（1）作原始状态图和原始状态表。BACDY 0Y 0Y 0Y 0Y 1Y 1Y 1Y 1QnQn+1/ZYM=10YM=11 ABD BCA CDB DACQn Qn+1/ZYM=10 YM=11000111011000110001101101Qn Qn+1/ZYM=10 YM=11ABDBCACDBDAC（2）状态分配 状态分配如下：A00，B01，C10和D11 （3）选择触发器和确定控制（激励）函数。 Y
9、 MD1 CP1D0 CP01 0 1 0 1 0 1 0 1 1 1 1 1 1 1 10 0 0 1 1 0 1 1 0 0 0 1 1 0 1 10 1 1 0 1 1 0 0 1 1 0 0 0 1 1 0d 0 1 1 d 0 0 1 1 1 d 0 0 1 d 01 1 0 1 1 1 0 1 1 1 0 1 1 1 0 1YM Q1Q200011110000011010011110011100011YM Q1Q20001111000dd1101dd0011dd0010dd11YM Q1Q200011110000010010001110001100010YM Q1Q20001111
10、000dd1d01ddd111ddd010dd0d（CP0） （D0） （CP1）（D1） CP0 D1CP0 D01 &1YMQ0Q1（4）画逻辑图例 : 试用J-K触发器设计一个异步六进制加法计数 器.000 001 010000 001 010101 100 011101 100 011cpcp/0/0cpcp/0/0cpcp/0/0cpcp/0/0cpcp/0/0cpcp/1/1做六进制加法计数器的状态图:将时钟控制端当作激励端来看.故可得以下J-K触 发器的激励表: Q Qn n Q Qn n+1 +1 CP J KCP J KQ Qn n Q Qn n+1 +1 CP J KCP
11、J K0 0 0 0 d d 0 0 d d 0 1 1 1 0 1 1 1 d d 1 0 1 1 0 1 d d 1 1 1 1 1 1 d d d d 0 01 1 0 1 1 0 d dd d1 0 1 1 0 1 d d 1 10 1 1 1 0 1 1 1 d d0 0 0 0 0 0 d dd d设计时将J-K触发器的特征方程写为:Q Qn n+1+1=(=(JQJQn n + + KQKQn n) )CPCP.0 0 0 0 0 1 0 0 1 00 0 1 0 1 0 d d 1 1 00 1 0 0 1 1 0 0 1 00 1 1 1 0 0 1 1 1 01 0 0 1 0 1 0 0 1 01 0 1 0 0 0 1 d d
