[2017年整理]实验一 简化的RISC_CPU设计

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1、实践项目内容v 数字电路的数字钟；v 高级数字系统设计与验证的数字钟；v SoC系统开发的数字钟。1实践项目成果2项目第一部分简化的RISC_CPU设计31、概 述 设计所用语言 Verilog HDL 设计所用方法 Top-Down设计方法 设计所用知识 数字电路 计算机组成原理 高级数字系统设计与验证 可综合风格的组合逻辑电路设计 有限状态机的设计4 设计所用开发环境 ISE8.2 ModelSim6.1 设计和实现的目标 完成8条指令的RISC CPU设计 完成对所设计RISC CPU的验证 实现RISC CPU在FPGA开发板上的正确运行1、概 述 52、 什么是RISC CPU CP

2、U的意思 中央处理单元的缩写，它是计算机的核心部件 RISC的意思 精简指令集计算机（Reduced Instruction Set Computer）的缩写62、 什么是RISC CPU RISC CPU简介 是20世纪80年代才出现的CPU，与一般的CPU相比不仅只是简化了指令系统，而且还通过简化指令系统，使计算机的结构更加简单合理，从而提高运算速度73、 RISC CPU功能分析 计算机利用RISC CPU处理信息的步骤 将数据和程序（即指令序列）输入到计算机的 存储器中 从第一条指令的地址起开始执行该程序，得到所需结果，结束运行8 RISC CPU的作用 协调并控制计算机的各个部件 执

3、行程序的指令序列 RISC CPU的基本功能 取指令 分析指令 执行指令3、 RISC CPU功能分析 9 取指令 当程序已经在存储器中时，首先根据程序入口地址取出一条程序，为此要发出指令地址及控制信号。 分析指令 即指令译码，这是对当前取得的指令进行分析，指出它要求什么操作，并产生相应的操作控制命令。3、 RISC CPU功能分析 10 执行指令 根据分析指令时产生的“操作命令”形成相应的操作控制信号序列，通过运算器、存储器及输入 /输出设备的执行，实现每条指令的功能，其中包括对运算结果的处理以及下条指令地址的形成。3、 RISC CPU功能分析 11 取指令 当程序已经在存储器中时，首先根

4、据程序入口地址取出一条程序，为此要发出指令地址及控制信号。 指令寄存器 分析指令 即指令译码，这是对当前取得的指令进行分析，指出它要求什么操作，并产生相应的操作控制命令。 译码器3、 RISC CPU功能分析 12 执行指令 根据分析指令时产生的“操作命令”形成相应的操作控制信号序列，通过运算器、存储器及输入 /输出设备的执行，实现每条指令的功能，其中包括对运算结果的处理以及下条指令地址的形成。 算术逻辑运算单元（ALU） 累加器 程序计数器（PC）3、 RISC CPU功能分析 13 RISC CPU整体功能 取指令 分析指令 执行指令 状态控制器 地址控制器 数据控制器 时钟控制器3、 R

5、ISC CPU功能分析 14 RISC CPU需要执行的操作 系统的复位和启动操作 总线读操作 总线写操作4、 RISC_CPU操作和时序15 系统的复位和启动操作 RISC_CPU的复位和启动操作是通过rst引脚的信号触发执行的； 当rst信号一进入高电平，RISC_CPU就会结束现行操作 ，并且只要rst停留在高电平状态，CPU就维持在复位状态； 在复位状态，CPU各内部寄存器都被设为初值，全部为 零。数据总线为高阻态，地址总线为0000H，所有控制信号均为无效状态； rst回到低电平后，接着到来的第一个时钟上升沿将启动 RISC_CPU开始工作，从ROM的000处开始读取指令并执行相应操

6、作。4、 RISC_CPU操作和时序16 总线读操作 每个指令周期的前03个时钟周期用于读指令； 第3.5个周期处，存储器或端口地址就输出到地址总线上； 第46个时钟周期，读信号rd有效，数据送到数据总线上，以备累加器锁存，或参与算术、逻辑运算； 第7个时钟周期，读信号无效，第7.5个时钟周期，地址总线输出PC地址，为下一指令做好准备。4、 RISC_CPU操作和时序17 总线写操作： 每个指令周期的第3.5个时钟周期处，写的地址就建立了； 第4个时钟周期输出数据； 第5个时钟周期输出写信号，至第6个时钟结束，数据无效； 第7.5个时钟周期，地址输出为PC地址，为下一指令做好准备。4、 RIS

7、C_CPU操作和时序18 指令系统由8条指令组成： HLT：停机操作。该操作将空一个指令周期，即 8个时钟周期； SKZ：若为零跳过下一条语句。该操作先判断当前累加器中的结果是否为零，若为零就跳过下一 条语句，否则继续执行； ADD：该操作将累加器中的值与地址所指的存储器或端口的数据相加，结果仍送回累加器中； ANDD：该操作将累加器的值与地址所指的存储器或端口的数据相与，结果仍送回累加器中；5、RISC_CPU寻址方式和指令系统19 指令系统由8条指令组成： XORR：该操作将累加器的值与指令中给出地址的数据异或，结果仍送回累加器中； LDA：该操作将指令中给出地址的数据放入累加器； STO

8、：该操作将累加器的数据放入指令中给出的地址； JMP：该操作将跳转至指令给出的目的地址，继续执行。5、RISC_CPU寻址方式和指令系统20 RISC_CPU是8位微处理器，一律采用直接寻址方式，即数据总是放在存储器中，寻址单 元的地址由指令直接给出。5、RISC_CPU寻址方式和指令系统21顶层模块6、RISC_CPU的设计22数据通道6、RISC_CPU的设计23状态控制器6、RISC_CPU的设计247、RISC_CPU的实现25数据通道273641 526模块1时钟发生器27 时钟发生器clkgen利用外来时钟信号clk生成一系列时钟 信号clk1、fetch、alu_clk，并送往C

9、PU的其他部件。 其中，fetch是外来时钟clk的8分频信号，利用fetch的上 升沿来触发CPU控制器开始执行一条指令，同时fetch信 号还将控制地址多路器输出指令地址和数据地址； clk1信号用作指令寄存器、累加器、状态控制器的时钟 信号； alu_clk则用于触发算术逻辑运算单元。模块一 时钟发生器28模块2指令寄存器29 指令寄存器的触发时钟是clk1，在clk1的正沿触发下，寄 存器将数据总线送来的指令存入高8位或低8位寄存器中， 但并不是每个clk1的上升沿都寄存数据总线的数据，因为 数据总线上有时传输指令，有时传输数据； 是不是指令由CPU状态控制器的load_ir信号控制，

10、该信 号通过ena口输入到指令寄存器，高电平表示是指令； 复位信号高有效，指令寄存器被清为零； 每条指令为两个字节，即16位。高3位是操作码，低13位 是地址（CPU的地址总线为13位，寻址空间为8K字节） 数据总线为8位，所以每条指令需取两次，先取高8位， 后取低8位。模块二 指令寄存器30模块3累加器31 累加器用于存放当前的结果，它也是双目运算 中的一个数据来源； 复位后，累加器的值是零； 当累加器通过ena口收到来自CPU状态控制器 load_acc信号时，在clk1时钟正跳沿时就收到来自 于数据总线的数据。模块三 累加器32模块4算数运算器33 算术逻辑运算单元根据输入的8种不同操作

11、码分 别实现相应的加、与、异或、跳转等基本操作运 算； 利用这几种基本运算可以实现很多种其它运算以 及逻辑判断等操作。模块四 算术运算器34 HLT=3b000，暂停指令（保持累加器值 ） SKZ=3b001，计算为零则跳转指令（保持累加器值 ） ADD=3b010，加法指令（data+累加器值） ANDD=3b011，按位与指令（ data &累加器值） XORR=3b100，按位异或指令（ data 累加器值） LDA=3b101，载入指令（ data ） STO=3b110，数据写入指令（保持累加器值 ） JMP=3b111，跳转指令（保持累加器值 ）模块四 算术运算器35模块5数据控制

12、器36 数据控制器作用是控制累加器的数据输出，由于数据总 线是各种操作时传送数据的公共通道，不同情况下传送不 同的内容，有时要传输指令，有时要传送RAM区或接口 的数据； 累加器的数据只有在需要往RAM区或端口写时才允许输 出，否则应呈现高阻态，以允许其他部件使用数据总线； 所以任何部件往总线上输出数据时，都需要一控制信号 。而此控制信号的启、停则由CPU状态控制器输出的各信 号控制决定； 数据控制器何时输出累加器的数据则由状态控制器输出 的控制信号datactl_ena决定。模块五 数据控制器37模块6地址多路器38 它用于选择输出的地址是PC（程序计数）地址 还是数据/端口地址； 每个指令

13、周期的前4个时钟周期用于从ROM中读 取指令，输出的应是PC地址； 后4个时钟周期用于对RAM或端口的读写，该地 址由指令给出； 地址的选择输出信号由时钟信号的8分频信号 fetch提供。模块六 地址多路器39程序计数器模块740 它用于提供指令地址，以便读取指令。指令按地址顺序存放在存储 器中； 有两种途径可形成指令地址： 顺序执行的情况； 遇到要改变顺序执行程序的情况，例如执行JMP指令后，需要 形成新的指令地址。 复位后，指令指针为零，即每次CPU重新启动将从ROM的零地址开 始读取指令并执行； 每条指令执行完需要两个时钟（两个程序计数器的时钟，即 INC_PC信号的两个周期），这时pc

14、_addr已被增2，指向下一条指令 （因为每条指令占两个字节）； 如果正在执行的指令是跳转语句，这时CPU状态控制器将会输出 load_pc信号，通过load口进入程序计数器，程序计数器（pc_addr） 将装入目标地址（ir_addr），而不是增2。模块七 程序计数器41状态控制器7、RISC_CPU的实现42 状态控制器有两部分组成：状态机、状态控制器。7、RISC_CPU的实现43 状态机控制器接收复位信号rst，当rst有效时，使能信号 ena为0，输入到状态机中以停止状态机的工作； 状态控制器是在fetch上升沿或rst上升沿判断rst是否有效， 如果rst为高电平，ena置0，否则

15、置1； 状态机是CPU的控制核心，用于产生一系列的控制信号， 启动或停止某些部件； CPU何时进行读指令来读写I/O端口及RAM区等操作，都 是由状态机来控制的； 状态机的当前状态，由变量state记录，state的值就是当前 这个指令周期中已经过的时钟数（从零计起）。7、RISC_CPU的实现44 指令周期是由8个时钟组成，每个时钟都要完成固定的操作 ： 第0个时钟：CPU状态控制器的输出rd和load_ir为高电平 ，其余均为低电平。指令寄存器寄存由ROM送来的高8位 指令代码； 第1个时钟：与上一时钟相比只是inc_pc从0变为1，故PC 增1，ROM送来低8位指令代码，指令寄存器寄存该8位代 码； 第2个时钟：空操作，即inc_pc从1变为0，rd和load_ir变 为0。此时指令读结束； 第3个时钟：inc_pc变为1，即PC增1，指向下一条指令。 另外，若操作符为HLT，则输出信号halt为高，否则除了 inc_pc为1外，其他各控制线均为0；7、RISC_CPU的实现45 指令周期是由8个时钟组成，每个时钟都要完成固定的操作 ： 第4个时钟：若操作符为ANDD，ADD，XORR或LDA， 读相应地址的数据，即rd变为1；若为JMP，将目的地址送 给程序计数器，