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1、 课程简介数字系统与VHDL程序设计语言引例 ：VHDL原理 ： VHDL语言非常高速硬件描述语言, 也就是一种硬件(数字电路)设计语言. 其最大特点是对电路的行为与结构进行高度抽象化规范化，并对设计进行模拟验证与综合优化，使分析和设计高度自动化。 支持VHDL语言的软件平台Max+PlusII 由软件设计到硬件实现之间的媒介CPLD / FPGA (可编程器件)在Max+PlusII编写VHDL程序存盘(文件名为实体名,后缀为 .VHD)编译 软件仿真管脚安排下载 由软件设计到硬件实现的流程基本顺序语句（1）Process语句（2）If-Else语句（3）Case-When语句（4）Null
2、语句（5）Wait until语句（6）变量赋值语句（7）For-Loop语句（8）过程调用语句基本的并行语句（1）直接赋值语句（2） Process语句（3）When-Else（4）With-Select-When（5）元件例化语句（6）For-Generate常用数字电路回顾（1）编码器 输入信号输出信号使能端口注：EN为1时编码器工作举例参看EWB辅助电路（2）译码器 1 1 1 1 译码器VHDLVHDL与数字电路设计与数字电路设计 引引 言言 VHDLVHDL简介简介一、由来VHDL是Very High speed Integrated Circuit Hardware Descri
3、ption Language （非常高速集成电路硬件描述语言） 的英文缩写。它是由美国国防部支持的一项研究计划，于 1983年创建，目的是以文字化方法描述电子电路与系统。至 今VHDL约有40年的发展历史，1987年，VHDL成为IEEE标准， 即IEEE1076标准，1993年修改为IEEE1164标准，1996年， IEEE又将电路合成的标准程序与规格加入到VHDL语言中，称 为1076.3标准。之后，又有1076.4标准和1076.6标准。第一章 VHDL的程序结构和软件操作1-1 VHDL程序的基本结构 1-2软件操作Max+plus的操作 第一章 VHDL的程序结构和软件操作1-1
4、VHDL程序的基本结构 （1）LIBRARY和PACHAGE的声明部分 作用：库（Library）是用于存放预先编译好的程序包（Package），程序包中定义了数据集合体、逻辑操作和元件等。主要是声明在设计或实体中将用到的常数，数据类型，元件及子程序等。使用格式：LIBRARY 库名； USE 库名. 程序包名. All； （2）ENTITY定义作用：定义本设计的输入/出端口，即定义电路的外观，即I/O接口的类型和数量使用格式：端口名 ：端口模式 数据类型；)； ENTITY 实体名 IsEnd 实体名； 格式格式: :Port ( 端口名 ：端口模式 数据类型；（3）ARCHITECTURE
5、定义作用：定义实体的实现。即电路的具体描述，说明电路执行什么动作或实现功能。 ARCHITECTURE 结构体名 Of 实体名 IsBegin描述语句；End 结构体名；使用格式使用格式: :在Max+plus系统中有4个库能支持VHDL语言，它们分别是Std库、IEEE库、Altera库和Lpm库。Std库和IEEE库提供基本的逻辑运算函数及数据类型转换函数等。IEEE库中的程序包std_logic_1164定义了std_logic和std_logic_vector等数据类型。举例举例: :设计一个与门电路设计一个与门电路逻辑符号逻辑符号真值表真值表Library IEEE;Use std.
6、standard.all;Entity and2 isPort( A： in bit; B： in bit;Y：out bit); End and2;-首先定义输入输出端口名字，模式（Mode），信号类型-注意最后语句的分号在括号外 实体定义:Architecture Na of and2 isBegin Y（大于），=（大于等于）。注1.等于和不等于的操作对象可以是任何数据类型构成的操作数 。2.其它关系运算符对数据类型有一定的限制。（整数，枚举型 ） 3. =、 /= 在实现硬件电路时比其它的关系运算符对芯片的利用率 要高ENTITY my1 isPORT(a,b : in bit_vec
7、tor(0 to 3)m : out boolean ) ;END my1 ;ARCHITECTURE a1 of my1BEGINm= b) ;END a1;以上两程序最终所实现的硬件电路见课本P78END my1 ;2.4.3 算术运算符一、分类及功能求和运算符、求积运算符、符号运算符、混合运算符、移位运算符二. 运用 1.求和运算符 VHDL中的求和运算符包括加减运算和并置运算，操作数的数据类型为整型。例1：Variable a,b,c,d,e,f : integer range 0 to 255;a := b + c ; d := e f ;例2：Signal a : std_logi
8、c_vector(4 to 0);Signal b : std_logic_vector(2 to 0);Signal c : std_logic_vector(1 to 0);a （大于），=（大于等于）。1.等于和不等于的操作对象可以是任何数据类型构成的操作数。2.其它关系运算符对数据类型有一定的限制。（整数，枚举型）三、算术运算符求和运算符、求积运算符、符号运算符、混合运算符、移位运算符VHDL中的求和运算符包括加减运算和并置运算，操作数的数据类型为整型。Signal a : std_logic_vector(4 downto 0);Signal b : std_logic_vector
9、(2 downto 0);Signal c : std_logic_vector(1 downto 0);b ca 3, f=4, g(1)=2, g(2)=1);名称关联结果： h的值为10103.3 流程控制语句3.3.1 IF语句语法格式：If expression Thenstatement;Elsif expression Thenstatement;Elsif Thenstatement;elsestatement;End if;根 据 条 件 进 行 相 应 赋 值 操 作例1：Process(A)BeginIf A=”00” thenfb ) THEN outb ) THEN
10、out顺序语句When 选择值 =顺序语句End case;CASE 语句根据满足的条件直接选择多项顺序语句的一项执行=不是信号赋值符号，其意思等价于 “THEN”注例题1: 用CASE语句设计四选一数据选择器 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALLENTITY mux41 ISPORT ( s1, s2 : in std_logic;a,b,c,d: in std_logic;z: out std_logic);END ENTITY mux41;ARCHITECTURE activ OF mux41 ISSIGNAL s :std_logic_vec
11、tor(1 downto 0);BEGINS z z z z zz;ELSIF s=“01” then b=z;ELSIF s=“10” then c=z;ELSE d=z;END IF;END ARCHITECTURE activ;ARCHITECTURE activ OF mux41 ISSIGNAL s :std_logic_vector(1 downto 0);BEGINS z z z z z Z1 Z2 Z3Z4 Y Y Y Y Y Y Y Y Y Y10;END LOOP L2;二、FOR_LOOP语句LOOP标号: FOR 循环变量 IN 循环次数范围 LOOP顺序语句；END
12、LOOP LOOP 标号 ；例：试设计一个八位奇偶校验器注： 0 XOR a = aLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY JIOU IS PORT (a : IN STD_LOGIC_VECTOR(7DOWNTO 0);y: OUT STD_LOGIC); END JIOU; ARCHITECTURE OPT OF JIOU IS SIGNAL tmp : STD_LOGIC; BEGIN PROCESS (a) BEGIN tmp = 0; FOR n IN 0 TO 7 LOOP tmp = tmp XOR a(n); END LOOP; y = tmp; END PROCESS; END opt;
