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1、M=12例：分析下图所示的时序逻辑电路，试画 出其状态图和在CP脉冲作用下QD、QC、QB、 QA的波形，并指出计数器的模是多少？ N M 的实现方 法：采用多片M进制计数器构成各芯片可以连接为串行进位方式或并行进位方式对于扩展为M的计数器再采用反馈清零或反馈置数进行设计中规模计数器的级联n 级联后的中规模计数器同样可以通过复位或者 预置来改变整个计数器的模值。n有两种基本的做法：a、一种是将级联后的计数器看成是一个整体，直 接通过预置或者复位来改变计数模值。b、另一种是将单片的计数器先通过预置或复位到达 一定的模值，级联后的计数器的模值等于被级联计数器模 值的乘积。只有级联后计数器的模值可以
2、被分解为几个整 数的乘积时，才可以用第二种方法。3、双时钟4位二进制同步可逆计数器 74LS193 集成计数器减计数110加计数110DCBADCBA0000001QDQCQBQADCBACP-CP+LDCR输 出预置数据输入时钟预置清零异步清零： 异步预置数： 3、双时钟4位二进制同步可逆计数器 74LS193 同步加计数： 同步减计数： CR =1 CR =0, LD=0 CR =0, LD=1,CP+=CR =0, LD=1,CP-=集成计数器0 1 1 1 X X X X 保 持集成计数器74LS193时 序图四位二进制可逆计数器CT74193 中规模计数器D A:高位低位 CPU ，
3、CPD :双时钟输入 R: 异步清除,高电平有效 LD: 异步预置,低电平有效 QD QA:高位低位（一）逻辑符号加到最大值时 产生进位信号 QCC=0减到最大值时产生借位信号 QDD=04. 异步十进制计数器 74xx290 （1）74xx290的功能时钟 输入 端直接 置9端直接 清零 端输出端异步计数器相关连接时钟输入端直接清零端直接置9端二进制计数器 五进制计数器 十进制计数器 （1）74LS290的功能二进制计数器 CPA QA 五进制计数器CPB QD QC QB 008421BCD码十进制计数器CPA QD QC QB QA 74xx290的功能表计 数00计 数00计 数00计
4、 数0010011100000110000011QDQCQBQACPR9(2)R9(1)R0(2)R0(1)输 出时钟置位输入复位输入在计数或清零时，均要求R9(1)和R9(2)中至少一个必须为0只有在R0(1)和R0(2)同时为1时，才能清零例 1：采用CT74290 设计M=6计数器方法一：利用R端M=6 态序表 NQDQCQBQA00 0 0 0 10 0 0 1 20 0 1 0 30 0 1 1 40 1 0 0 50 1 0 1 60 1 1 00 1 1 00 0 0 0例 2：采用CT74290 设计M=7计数器M=7 态序表 NQDQCQB QA00 0 0 0 10 0 0
5、 1 20 0 1 0 30 0 1 1 40 1 0 0 50 1 0 1 60 1 1 0 71 0 0 1方法二：利用S 端1 0 0 10 1 1 0例 3：用CT74290 设计M=10计数器M=10 态序表 NQAQDQC QB00 0 0 0 10 0 0 1 20 0 1 0 30 0 1 1 40 1 0 0 51 0 0 0 61 0 0 1 71 0 1 0 81 0 1 1 91 1 0 0要求：采用5421码计数三、 寄存器，移位寄存器。寄存器是一种常用的时序逻辑电路,用来存储多位二进制代码。这些代码可以是数据，指令，地址或其他信 息。由于一个触发器只能存放一位二进制
6、代码，因此，用n个触发器和一些起控制作用的门电路，可以组成n位寄存器。按功能划分，寄存器可分为： 数码寄存器移位寄存器 1 、 数码寄存器1D CI DI存数指令QQ1 、 数码寄存器数码寄存器是能够存放二进制数码的电路。由于触发器具有记忆功能，因此可以作为数码寄存器的电路。下图为由D触发器实现寄存一位数码的寄存单元。工作原理：若DI=0，在存数指令的作用下，Qn+1 =0，若DI=1，在存数指令的作用下，Qn+1=1。n这样，在存数指令的作用下，将输入 信号的数码DI存入到D触发器中。 n这样寄存器只用来存放数码，一般仅 具有接收数码，保持并清除原有数码等 功能，电路结构和工作原理都比较简单
7、 。一个多位的数码寄存器，可以看作是多 个触发器的并行使用。2、移位寄存器移位寄存器是一个同步时序电路，除具有存放数2 码的功能外，还具有将数码移位的功能，即在时钟CP3 作用下，能够把寄存器中存放的数码依次左移或右移。 下图为由4个D触发器构成的4位左移的移位寄存器由图可见：Q1n+1=VI， Q2n+1=Q1nQ3n+1=Q2n，Q4n+1=Q3n1D 4 CI1D 4 CI1D 4 CI1D 4 CIQ4Q3Q2Q1输入 VICP就实现了数码在移存脉冲作用下，向左依位移存。同理可构成右移位寄存器。10111111001011 双向寄存器同时具有左移和右移的功能，是左移还是右移取决于移存控
8、制信号M。如图所示由图可写出各级D触发器的状态转移方程：Q4n+1=AM+MQ3n 其中，A为右移输入数码Q3n+1=MQ4n+MQ2n B为左移输入数码Q2n+1=MQ3n+MQ1nQ1n+1=MQ2n+MB当M=1时， Q4n+1=AQ3n+1=Q4nQ2n+1=Q3nQ1n+1=Q2n因此，在移存脉冲CP作用下，实现右移移位寄存功能。当M=0时， Q4n+1=Q3nQ3n+1=Q2nQ2n+1=Q1nQ1n+1=B 因此，在移存脉冲CP作用下，实现左移移位寄存功能。所以在双向移位寄存器中，我们可通过控制M的取值来完成左右移功能。在上例中，M=1时，完成右移功能；M=0时，完成左移功能。移
9、位寄存器的逻辑功能：既能寄存数码，又能在时钟脉冲的作用下使 数码向高位或向低位移动移位寄存器按移动方式分单向移位寄存器双向移位寄存器左移位寄存器右移位寄存器2. 移位寄存器的逻辑功能分类 实现数码串并行转换通常信息在线路上的传递是串行传送，而终端的输入或输出往往是并行的，因而需对信号进行串并行转换或并串转换。 移位寄存器的应用并入并出、并入串出、串入并出、串入串出移位寄存器的应用并入并出数据寄存并入串出多位数据共信道传输串入并出共信道传输数据接收串入串出数字延迟可变长度移位寄存器nA 、 串行转换成并行n （5单位信息的串并转换电路）组成：由两部分:5位右移移位寄存器,5个与门组成的并行读出电
10、路.5单位信息：是由5位二进制数码组成一个信息的代码。n并行读出脉冲必须在经过5个移存脉冲后出现，并且和移存脉冲出现的时间错开。1D CI 1D CI 1D CI 1D CI 1D CI 并行读出指令串行输 入移存脉冲CPD5D4D3D2 D1Q1Q2Q3Q4Q511001分析：假设串行输入的数码为10011（左边先入）序号 Q1 Q2 Q3 Q4 Q50 1 1 2 0 1 3 0 0 1 4 1 0 0 1 5 1 1 0 0 1 并行输 出1 1 0 0 1串并行转换状态表波形： 并行输 出脉冲移存脉冲Q1Q2Q3Q4Q5110011001B 并行转换为串行（输入是并行，输出是串行）组成
11、： 右移移位寄存器和输入电路分析：由于是D触发器，有Qn+1=D由于D1=MD11=MD11，D2=因此在移存脉冲作用下，状态转移方程为：Q1n+1=MD11，Q2n+1=MD12 + Q1nQ3n+1=MD13 + Q2n，Q4n+1=MD14 + Q3nQ5n+1=MD15 + Q4n工作时:(1) RD首先清零，使所有触发器置0。(2)当并行取样脉冲M=1时，在第一个移存脉冲CP的作用下，输入信号D11D15并行存入到各级触发器中。(3)存入以后并行取样脉冲M=0，在移存的脉冲CP的作用下，实行右移移存功能，从Q5端输出串行数码。假设 输入的5位数码为11001（Q1Q5），第二组为10
12、101。 5单位数码并串行转换状态转移表序号 Q1 Q2 Q3 Q4 Q50 0 0 0 0 01 1 1 0 0 1（并入）2 0 1 1 0 0 串行输输 出 3 0 0 1 1 04 0 0 0 1 15 0 0 0 0 16 1 0 1 0 1（并入）M=1M=1M=0波形：RDCP并行取样 Q1Q2Q3Q4Q51100100 0111234567891010011注：并行取样脉冲M与移存脉冲之间有一定的关系。若输入信号的位数为N位，则由n级触发器构成移位寄存 器。移存脉冲频率为 ： fcp=n fmfcp为移存脉冲，fm并行取样脉冲频率，M的脉冲宽度应比CP脉冲的宽。 移位寄存器用于
13、脉冲节拍延迟。输入信号经过n级移位寄存器后才到达输出端，因此输出信号比输入信号延迟了n个移存脉冲周期，这样就起到了节拍延迟的作用。延迟周期：td=ntcp。 还可构成计数分频电路。3 集成移位寄存器 集成74LS195首先看一下195 内部电路构成（189页） 及外部端口的作用。CR为异步清0端J，K为 串行数据输入端D0，D1，D2，D3为并行数据输入端。SH/LD 为 移位/置入控制 端 分析： 根据D触发器的状态方程和激励函数，有Q0n+1=SH/LD D0+SH/LD（JQ0n+KQ0n）Q1n+1=SH/LD D1+SH/LDQ0nQ2n+1=SH/LD D2+SH/LDQ1nQ3n
14、+1=SH/LD D3+SH/LDQ2n当SH/LD=0时，即置入功能时，有Q0n+1=D0Q1n+1=D1Q2n+1=D2Q3n+1=D3若SH/LD=1，即右移功能时，有Q0n+1=J Q0+K Q0nQ1n+1=Q0nQ2n+1=Q1nQ3n+1=Q2n74LS195的逻辑符号（书上190图6214 ）74LS195的功 能表 集成移位寄存器74LS195的应用a 串行并行转换下图所示为7位串行-并行转换器J K D0 D1 D2 D3SH/LD CR Q0 Q1 Q2 Q3 Q3J K D0 D1 D2 D3 SH/LD CR Q0 Q1 Q2 Q3 Q3串输入行DI01Q0 Q1 Q2 Q3 Q4 Q5 Q6 C RC P并行输出电路结构分析：串行输入数据DI加到片的J，K和D0端。片的D1端接0，作为标志码，片其
