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1、第 1 页 共 1 页计算机组成原理试题及答案 一、填空（ 12 分）1. 某浮点数基值为 2，阶符 1 位，阶码 3 位，数符 1 位，尾数 7位，阶码和尾数均用补码表示，尾数采用规格化形式，用十进制数写出它所能表示的最大正数，非 0 最小正数，最大负数，最小负数。2. 变址 寻址和 基 址寻 址的 区别 是： 在基 址寻址 中 ， 基址 寄存器 提供， 指令提供； 而在变址寻址中，变址寄存器提供，指令提供。3. 影响流水线性能的因素主要反映在和两个方面。4. 设机器数字长为 16 位（含 1 位符号位）。若 1 次移位需 10ns，一次加法需 10ns，则补码除法需时间，补码 BOOTH
2、算法最多需要时间。5. CPU从 主 存 取 出 一 条 指 令 并 执 行 该 指 令 的 时 间叫，它通常包含若干个，而后者又包含若干个。组成多级时序系统。二、名词解释 (8 分) 1. 微程序控制2. 存储器带宽3. RISC 4.中断隐指令及功能第 2 页 共 2 页三、简答（ 18 分） 1. 完整的总线传输周期包括哪几个阶段？简要叙述每个阶段的工作。2. 设主存容量为 1MB ，Cache容量为 16KB ，每字块有 16 个字，每字 32 位。 (1) 若 Cache采用直接相联映像，求出主存地址字段中各段的位数。 (2) 若 Cache采用四路组相联映像，求出主存地址字段中各段
3、的位数。3. 某机有五个中断源，按中断响应的优先顺序由高到低为L0,L1,L2,L3,L4 ， 现要求优先顺序改为L3,L2,L4,L0,L1 ，写出各中断源的屏蔽字。中断源屏蔽字 0 1 2 3 4 L0 L1 L2 L3 L4 第 3 页 共 3 页4. 某机主存容量为4M16 位，且存储字长等于指令字长，若该机的指令系 统具备 120种操作。操作码位数固定，且具有直接、间接、立即、相对四种寻 址方式。 （1）画出一地址指令格式并指出各字段的作用； （2）该指令直接寻址的最大范围； （3）一次间址的寻址范围； （4）相对寻址的寻址范围。四、 （6 分） 设阶码取 3 位，尾数取 6 位（均
4、不包括符号位） ，按浮点补码运算规则计算25169 + 24)1611( 五、画出 DMA 方式接口电路的基本组成框图，并说明其工作过程（以输入设 备为例） 。 （8 分）第 4 页 共 4 页OE允许输出WE允许写六、 （10 分）设 CPU 共有 16根地址线， 8 根数据线，并用 MREQ作访存控制信号，用WR/作读写控制信号，现有下列存储芯片：RAM ：1K8 位、2K4 位、4K8 位 ROM：2K8 位、4K8 位 以及 74138译码器和各种门电路（自定） ，画出 CPU 与存储器连接图。要 求： （1）最大 4K 地址空间为系统程序区，与其相邻2K 地址空间为用户 程序区。 （
5、2）合理选用上述存储芯片，说明各选几片？写出每片存储芯片的地址 范围。 （3）详细画出存储芯片的片选逻辑。ROMAiA0CSDnD0PD/ProgrRAMAiA0CSDnD0OEWEG1 G2A G2BC B AY7 Y6Y074138第 5 页 共 5 页七、假设 CPU 在中断周期用堆栈保存程序断点，且进栈时栈指针减一，出栈 时栈指针加一。试写出中断返回指令（中断服务程序的最后一条指令），在取 指阶段和执行阶段所需的全部微操作命令及节拍安排。若采用微程序控制， 则 还需要增加哪些微操作。 （10分）八、除了采用高速芯片外， 从计算机的各个子系统的角度分析，指出 6 种以上 提高整机速度的措
6、施。（8 分）第 6 页 共 6 页计算机组成原理试题答案一、填空（ 12 分）1127；1/512；-1/512-1/32768 ；-128。2基地址；形式地址；基地址；形式地址。3访存冲突；相关问题。4300ns；310ns。5指令周期；机器周期；节拍。二、名词解释 (8 分) 1微程序控制答：采用与存储程序类似的方法来解决微操作命令序列的形成，将一条机器指令编写成一个微程序，每一个微程序包含若干条微指令，每一条指令包含一个或多个微操作命令。2存储器带宽答：每秒从存储器进出信息的最大数量，单位可以用字/秒或字节 /秒或位 /秒来表示。3RISC 答： RISC 是精简指令系统计算机，通过有
7、限的指令条数简化处理器设计，已达到提高系统执行速度的目的。4中断隐指令及功能答：中断隐指令是在机器指令系统中没有的指令，它是CPU 在中断周期内由硬件自动完成的一条指令，其功能包括保护程序断点、寻找中断服务程序的入口地址、关中断等功能。三、简答（ 18 分）1答：总线在完成一次传输周期时，可分为四个阶段：申请分配阶段：由需要使用总线的主模块（或主设备）提出申请，经总线仲裁机构决定下一传输周期的总线使用权授于某一申请者；寻址阶段：取得了使用权的主模块，通过总线发出本次打算访问的从模块（或从设备）的存储地址或设备地址及有关命令，启动参与本次传输的从模块；传数阶段：主模块和从模块进行数据交换，数据由
8、源模块发出经数据总线流入目的模块；结束阶段：主模块的有关信息均从系统总线上撤除，让出总线使用权。2答：（1）若 Cache采用直接相联映像：字块中含64 个字节，字块的位数为b=6。第 7 页 共 7 页Cache中含有 256 个字块，所以字块地址位数c=8。 主存容量为1M 字节，总位数为20。主存字块标记位数t=6。（2）若 Cache采用四路组相联映像，字块中含64 个字节，字块的位数为b=6。每组含有四个字块，每组含256 个字节。Cache中含有 64 个字块，所以组地址位数q=6。主存容量为1M 字节，总位数为20。主存字块标记位数t=8。3答： 设屏蔽位为“1”时表示对应的中断
9、源被屏蔽，屏蔽字排列如下：中断源屏蔽字 0 1 2 3 4 L0 L1 L2 L3 L4 0 1 0 0 0 0 0 0 0 0 1 1 0 0 1 1 1 1 0 1 1 1 0 0 0 4答： （1）指令字长16 位，操作码为7 位，寻址特征位2 位，地址码7 位；（2） -6463；（3） 216；（4） 216 四、 （6 分）答：被加数为0,101;0.100100，x补= 00,101; 00.100100 加数为0,100;1.010100，y补= 00,100; 11.010100 （1）对阶：j补= jx补- jy补= 00,101+ 11,100 =00,001 即j =
10、1，则 y 的尾数向右移一位，阶码相应加1，即y 补= 00,101; 11.101010 求和补xS+补yS=补xS+Sy补第 8 页 共 8 页= 00.100100 + 11.101010 = 00.001110 即x+y补= 00,101; 00.001110 尾数出现“ 00.0” ，需左规。 规格化左规后得x+y补= 00,011; 00.111000 x +y补=00,111; 00.111000 五、 （8 分）答： DMA 方式接口电路的基本组成框图如下：以数据输入为例，具体操作如下： 从设备读入一个字到DMA 的数据缓冲寄存器BR 中，表示数据缓冲寄存器“满”（如果 I/O
11、 设备是面向字符的，则一次读入一个字节，组装成一个字）； 设备向 DMA 接口发请求（DREQ） ； DMA 接口向 CPU 申请总线控制权（HRQ） ； CPU 发回 HLDA 信号，表示允许将总线控制权交给DMA 接口； 将 DMA 主存地址寄存器中的主存地址送地址总线； 通知设备已被授予一个DMA 周期（ DACK ） ，并为交换下一个字做准备； 将 DMA 数据缓冲寄存器的内容送数据总线； 命令存储器作写操作； 修改主存地址和字计数值； 判断数据块是否传送结束，若未结束，则继续传送；若己结束，（字计数器溢出） ，则第 9 页 共 9 页向 CPU 申请程序中断，标志数据块传送结束。六、
12、 （10 分）方法一：答：地址空间描述如下：ROM 对应的空间：1111 1111 1111 1111 1111 0000 0000 0000 RAM 对应的空间：1110 1111 1111 1111 1110 1000 0000 0000 选择 ROM 芯片为 2K8 位的两片， RAM 芯片为 2K4 位的两片ROM 芯片 1：1111 1111 1111 1111 1111 1000 0000 0000 ROM 芯片 2：1111 0111 1111 1111 1111 0000 0000 0000 RAM 芯片 1、2： （位扩展）1110 1111 1111 1111 1110 1
13、000 0000 0000 CPU 与存储器连接图见下页：C P UROM1G1 G2A G2BC B AY7 Y6Y0&A15A14A13 A12 A11A10-A0ROM2RAM1RAM2D7-D0D7-D0D7-D0D7-D4D3-D0OEOEWEWERDRDCSCSCS方法二：答：地址空间描述如下：ROM 对应的空间：第 10 页 共 10 页1111 1111 1111 1111 1111 0000 0000 0000 RAM 对应的空间：1110 1111 1111 1111 1110 1000 0000 0000 选择 ROM 芯片为 4K8 位的一片， RAM 芯片为 2K4
14、位的两片CPUR/W MREQA15 A14 A13 A12 A11 A10A0D7D0&G1 G2A G2BABCROMRAMRAMD3D4Y7 Y6 Y5Y3Y4Y2Y1 Y0&A11A0A10A0A10A0D7D4D7D0D0D3第 11 页 共 11 页七、 （10 分）答：组合逻辑设计的微操作命令：取指：T0：PC MAR T1：MMAR MDR, PC+1 PC T2：MDR IR, OPIR 微操作形成部件执行：T0：SP MAR T1：MMAR MDR T2：MDR PC, SP+1 SP 微程序设计的微操作命令：取指微程序：T0：PC MAR T1：AdCMIR CMAR T
15、2：MMAR MDR, PC+1 PC T3：AdCMIR CMAR T4：MDR IR, OPIR 微操作形成部件T5：OPIR CMAR 中断返回微程序：T0：SP MAR T1：AdCMIR CMAR T2：MMAR MDR T3：AdCMIR CMAR T4：MDR PC, SP+1 SP T5：AdCMIR CMAR 第 12 页 共 12 页八、 （8 分）答：针对存储器，可以采用Cache-主存层次的设计和管理提高整机的速度；针对存储器，可以采用主存- 辅存层次的设计和管理提高整机的速度；针对控制器，可以通过指令流水或超标量设计技术提高整机的速度；针对控制器，可以通过超标量设计技
16、术提高整机的速度；针对运算器，可以对运算方法加以改进，如进位链、两位乘除法；针对 I/O 系统，可以运用DMA 技术来减少CPU对外设访问的干预。1设 x补=x0.x 1x2xn 。求证： x补=2 x 0+ x，其中0 （1 X 0）x 0=1 （0 X - 1）2某机字长32 位，定位表示，尾数31 位，数符1 位，问：(1) 定点原码整数表示时，最大正数是多少？最小负数是多少？ (2)定点原码小数表示时，最大正数是多少？最小负数是多少？3如图 B17.1 表示用快表（页表）的虚实地址转换条件，快表放在相联存贮器中，其容量为 8个存贮单元，问：（1）CPU 按虚地址1 去访问主存时主存的实地址码是多少？（2）当 CPU 按虚地址2去访问主存时主存的实地址
