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1、4 第二章 Design Compiler概述Design Compiler是 Synopsys 综合软件的核心产品。它提供约束驱动时序最优化，并支持众多的设计类型，把设计者的HDL 描述综合成与工艺相关的门级设计；它能够从速度、面积和功耗等方面来优化组合电路和时序电路设计，并支持平直或层次化设计。第一节 Design Compiler入门2-1-1 基本的综合流程图 2.1 中显示了一个简化的综合流程：图 2.1 基本综合流程Design Compiler按照所有标准EDA格式读写文件，包括Synopsys 内部数据库（.db ）和方程式（.eqn ）格式。除此之外，Design Compi
2、ler还提供与第三方EDA工具的链接，比如布局布线工具。这些链接使得Design Compiler和其他工具实现了信息共享。2-1-2 Design Compiler的功能利用 Design Compiler，设计者可以：利用用户指定的门阵列、FPGA或标准单元库，生成高速、面积优化的ASIC；能够在不同工艺技术之间转换设计；探索设计的权衡，包括延时、面积和在不同负载、温度、电压情况的功耗等设计约束条件；优化有限状态机的综合，包括状态的自动分配和状态的优化；当第三方环境仍支持延时信息和布局布线约束时，可将输入网表和输出网表或电路图整合在一起输入至第三方环境；自动生成和分割层次化电路图2-1-3
3、支持的文件格式表 2.1 列出了 Design Compiler所支持的所有的输入输出的设计文件格式：表 2.1 支持的文件格式 数据格式 Netlist EDIF LSI Logic Corporation netlist format (LSI) Mentor Intermediate Format (MIF) Programmable logic array (PLA) Synopsys equation Synopsys state table Synopsys database format (.db) Tegas Design Language (TDL) Verilog VHDL
4、 5 Timing Standard Delay Format (SDF) Command Script dcsh, Tcl Cell Clustering Physical Design Exchange Format (PDEF) Library Synopsys library source (.lib) Synopsys database format (.db) Parasitics dc_shell command scripts 2-1-4 设计类型、输入格式和输出格式设计类型：设计可以是分层的或平直的，时序的或组合的；输入格式：支持VHDL和 Verilog作为设计描述的输入格
5、式，也支持开编程逻辑阵列（PLA）和EDIF 200 格式；输出格式：除了Synopsys 二进制格式（.db ） ，还支持VHDL 、Verilog、 EDIF 200 、方程式、大规模集成（large-scale integration） 、Mentor图形、 PLA、状态表和Tegas 格式。2-1-5 用户界面Design Compiler提供了两种用户界面：1. 命令行界面，称为dc_shell。该界面同时支持dsch 和 Tcl 。2. 图形用户界面（GUI） ，称为Design Analyzer。2-1-5-1 选择用户界面你可以选择其中任意一个界面来执行电路的优化工作。如果你愿
6、意， 你可以同时使用两种界面，根据任务的要求在不同的界面间移动。Design Analyzer比 dc_shell更适用于调试阶段。你也可以利用它在综合前后观察电路图。在其他方面，dc_shell功能更强、使用更容易。在学习使用Design Compiler时，设计工程师首先使用图形用户界面Design Analyzer。当他们对系统更为熟悉后，设计工程师通常使用dc_shell命令和脚本。为了能够完全利用Design Compiler的速度和能力，设计工程师通常需要制定能够同时利用Design Compiler和 dc_shell的策略。举个例子，一个设计工程师编写的脚本文件可以在dc_sh
7、ell命令行或者Design Compiler命令行窗口执行。工程师可能编写脚本文件，然后在dc_shll中重复运行，每一次循环修改参数值来优化设计。 为了显示电路图和生成报告，设计工程师可以定时的从GUI 窗口而不是命令行来运行脚本。2-1-5-2 Design Analyzer图形界面Design Analyzer为绝大多数的命令提供了菜单式界面。然而，有一些dc_shell命令并没有在Design Analyzer菜单中提供；你可以在Design Analyzer的命令窗口输入这些命令。2-1-5-3 dc_shell命令行界面基于 dc_shell的命令行界面允许你输入命令去执行电路优
8、化的任务。命令由命令名称、变量和变量值组成。第二节 Design Compiler要素2-2-1 高层设计流程在一个基本的高层设计流程中，Dseign Compiler用于设计开发阶段和最后的设计实现阶段。在开发阶段，利用Dseign Compiler进行初步的或默认的综合；在实现阶段，利用Dseign Compiler6 的全部能力去综合设计。图 2.2显示了高层设计流程。图中阴影区域标明了在设计流程中何处会进行Dseign Compiler的综合。图 2.2 基本的高层设计流程根据图2.2 所示的流程，执行下列步骤：1. 首先，用HDL语言描述你的设计；注意采用好的编码习惯以便能更好地运用
9、Design Compiler的综合能力；2. 同时执行设计开发和功能仿真；a 在设计开发时，利用Design Compiler实现特殊的设计目标（设计规则和优化约束），执行7 初步的、默认的综合（只利用Design Compiler的默认选项） ；b 如果设计开发时，有15的时序目标未能达到，就得修改你的设计目标和约束，或者改进你的 HDL代码；然后重复设计开发和功能仿真步骤；c 设计仿真是选择一个合适的仿真工具来验证设计是否实现预期的功能；d 如果设计没有实现预期的功能，你必须修改HDL代码， 然后重复执行设计开发和设计仿真步骤；e 持续的进行设计开发和设计仿真，直到设计能够实现预期的功能
10、，并且时序目标误差控制在15以内；3. 利用 Design Compiler的全部功能执行设计实现综合，以实现设计目标；在综合生成门级网表之后，验证设计是否能够实现你的目标；如果设计并没有符合你的目标，生成并分析各种报告来决定采用何种技术来改正这些问题。4. 当设计符合了功能、时序以及其他设计指标，物理设计可以由自己完成或者用到半导体生产厂家去完成。利用反标回去的数据对物理设计进行分析，如果结果没有实现目标，还得回到步骤3；如果结果实现了目标，你就完成了整个设计循环。2-2-2 运行 Design Compiler 2-2-2-1 利用配置文件当你启 动Design Compiler时， 它就
11、 自动 地执 行三 个配 置文 件。 这些 文件都 有相 同的 文 件名： .synopsys_dc.setup，但它们在不同的目录下。文件中包含命令，实现参数和变量的初始化、声明设计库等等。你可以在.synopsys_dc.setup文件中用 set_unix_variable定义系统环境变量。按下列次序，Design Compiler从三个目录中读取三个.synopsys_dc.setup文件：1. Synopsys 根目录这个文件包含Synopsys 定义的系统变量和一般的Design Compiler配置信息。它影响所有的Design Compiler用户。只有系统管理员才能修改这个文
12、件。2. 你的主目录这是用户定义的配置文件。文件中的变量说明了你对Design Compiler工作环境的参数选择。该文件中定义的参数将覆盖上面文件里的参数。3. 当前工作目录这个文件包含对特殊设计的变量的设置，最后被读入。该文件中的参数将覆盖上述两个文件中相关的参数。包括链接库、符号库、目标库和综合库，以及其他参数。下面给出一个.synopsys_dc.setup的实例：include -e synopsys_root + “/admin/setup/budget.setup.e“search_path=“ . “ search_path=search_path + “ /export/ho
13、me1/zhou/6502 “search_path=search_path + “ /export/home1/zhou/6502 “ link_library = “typical.db“; target_library = “typical.db“; symbol_library = “tsmc18.sdb“; ,2-2-2-2 运行 Design Compiler 8 (1) 以 dcsh 模式调用dc_shell，在系统提示符后输入dc_shell命令：% dc_shell系统提示符将变为：% dc_shell 你还可以在命令行中包含许多的选项，比如：checkout来访问额外的许可
14、；f来执行脚本文件； x 来包括一个启动时执行的dc_shell命令；还有其他的可选项。启动时， dc_shell将完成下面的工作：1. 生成一个命令日志文件；2. 读入和执行.synopsys_dc.setup文件；3. 在命令行格式，分别根据-x 和-f选项，执行任何脚本文件和指定的命令；4. 在你调用Design Compiler的窗口里，显示程序标题和dc_shell提示符。图 2-3 显示了一个程序标题和默认提示符的例子：图 2-3 程序标题和默认提示符(2) 运行 Design Analyzer，在系统提示符后输入Design Analyzer: % Design Analyzer
15、 2-2-2-3 退出 Design Compiler 你可以在任何时候退出Design Compiler回到操作系统。为退出Design Compiler，执行下列操作之一：输入 quit; 输入 exit; 如果你是交互式方式运行Design Compiler并且工具正在工作，按Control-d。当你退出dc_shell时，将会显示类似于下列的文字（反映了应用内存和CPU 的真实情况） ：Memory usage for this session 1373 Kbytes. CPU usage for this session 4 seconds. Thank you . 2-2-2-4
16、利用脚本文件通过在文本文件里设置一系列的dc_shell命令创建命令脚本文件。任何一个dc_shell命令都能够在脚本文件里执行。在 dcsh 模式里，注释包含在/* 和*/ 之间，例如：/* This is a comment */ 9 为执行脚本文件，在dcsh 模式里，执行include命令。当脚本完成处理，如果运行正确将返回值 1，如果运行失败将返回值0。2-2-3基本综合流程图 2-4 显示了基本的综合流程。你可以将其应用于先期提到的高层设计流程中的设计开发和设计 实 现 阶 段 。 图 中 所 列 的 基 本dc_shell命 令 一 般 应 用 于 基 本 流 程 的 每 一 步 。 比 如 ， 诸 如analyze,elaborate,和 read_file用于将设计文件读入内存。图中所示的命令都包含选项，但未在图中标明。在选择编译策略时，Top Down and Bottom Up并不是命令。它们指的是两种一般的旧有的编译策略，利用不同的命令组合。下面简单论述组成基本综合流程的每一个步骤。
