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1、AT91SAM9260 数据手册1、描述AT91SAM9260 是以 ARM926EJ-S 处理器为核心的片上系统，它扩展了快速ROM 、 RAM以及大量的外设。AT91SAM9260 集成了以太网的MAC 、一个USB 设备端口、一个USB 主机控制器。此外，它还集成了几种标准的外设，如USART 、SPI、TWI 、TimerCounter 、同步串行控制器、 ADC 和多媒体卡接口。AT91SAM9260 采用了 6 层总线矩阵构架，大大增强了6 条 32 位总线的内部带宽。同时它的外部总线接口能支持大量的存储设备。2、方框图该方框图显示了217 脚 LFBGA 封装的所有特征，有些功能
2、在208 脚 PQFP 封装里面是没有的。3、信号描述4、封装与引脚排列5、电源事宜5.1 电源AT91SAM9260 有如下几种类型的电源管脚：VDDCORE 管脚：内核电源，包括处理器、内嵌存储器和外设，电压范围从1.651.95，额定电压为1.8V VDDIOM 管脚：外部总线接口I/O 口电源；电压范围从1.65V1.95V(1.8V) ；或3.03.6(3.3)，具体的电压范围可有软件确定VDDIOP0 管脚：外设I/O 口线和 USB 收发器电压；电压范围3.03.6(3.0/3.3) VDDIOP1 管脚：外设I/O 口线，包括图像传感器接口；电压范围1.653.6 (1.8/2
3、.5/3/3.3) VDDBU 管脚：慢速时钟振荡器和部分系统控制器电源；电压范围1.65V 1.95V(1.8V) VDDPLL 管脚：主时钟和锁相环部件电源；电压范围1.651.95(1.8) VDDANA 管脚：模数转换器供应电源；电压范围3.03.6(3.3) VDDIOM 、VDDIOP0 、VDDIOP1 ，这些电源使得用户能对存储器接口和外设接口设备 分配不同的电源。接地引脚 GND 是 VDDCORE 、VDDIOM 、VDDIOP0 、VDDIOP1 引脚电源的公共端。VDDBU 、VDDPLL 、VDDANA采用各自相应的接地管脚：GNDBU 、GNDPLL 、GNDANA
4、 。5.2 功耗AT91SAM9260 在二十五度时， 在 VDDCORE 上的静态电流大约为500uA。当温度上升到 85 度时，静态电流上升到5mA 。在 VDDBU 管脚上，最大电流不会超过10uA。对于动态功率损耗，AT91SAM9260 在典型条件下（1.2V/25C）以最大速率，处理器 运行在全速运行状态，VDDCORE 电源消耗最大为100mA。5.3 可编程 I/O 电源VDDIOM允许两个电压范围。这就使得无论外部存储模块是1.8H 还是 3.3V 时，该设备均能达到其最大速度。SDCK 管脚的最高速度为100M ，其他信号（包括控制线、地址线、数据线）均不能超过 50MHz
5、 。 （1.8V 上有 30pF，3.3V 上有 50pF 电容）输入电压范围是由矩阵用户接口（Matrix User Interface）内的芯片配置寄存器（Chip Configuration registers ）所决定的。复位时，缺省的电压是3.3V，此时，芯片能同时接受1.8 和 3.3V 的输入，但是如果VDDIOM电源是 1.8v，此时该设备就无法达到最高速。因此用户必须在Slow Clock 模式下设置 EBI 电压范围。6、I/O 口线事宜6.1 JTAG 端口引脚TMS、TDI 和 TCK 是施密特触发器输入且无上拉电阻TDO 和 RTCK 是输出，输出电压可以达到VDDI
6、O0 ，且无上拉电阻当 JTAGSEL 引脚维持高电平（接到VDDBU ）时被用作JTAG 边界扫描。此引脚集成了一个连接与GNDBU 的 15K 欧姆的下拉电阻。所以正常运行时可以悬空。NTRST 信号见 6.3 所有的 JTAG 信号均是由VDDIOP0供电的。6.2 测试引脚当测试引脚（TST）维持高电平时被用作生产测试目的。次引脚集成了一个连接与GNDBU 的 15K 的永久下拉电阻，所以正常运行时，该管脚可以悬空。当以高电平驱动此引 脚时将导致难以预料的结果。该引脚由 VDDBU供电。6.3 复位引脚NRST 是一个双向管脚，该管脚的开漏输出集成了一个不可编程上拉电阻。该管脚由VDD
7、IOP0 供电。NTRST 是一个输入管脚，该管脚对JTAG 的 Test Access Port 进行复位。该管脚对处理器没有影响。如果产品已经集成了上电复位单元，该单元处理了的处理器和JTAG 的复位，那么 NRST和 NTRST 可以被悬空。NRST 和 NTRST 均集成了一个到VDDIOP0 的上拉电阻。NRST 信号嵌于边界扫描中。6.4 PIO 控制器所有的 I/O 口线都集成了一个可编程的上拉电阻，PIO 控制器可以对每个I/O 口线的上拉电阻进行控制。复位后，所有的I/O 口均为输入状态，且上拉电阻使能。除了那些在复位时要求和外部 总 线 接 口 信 号 多 路 复 用 的I
8、/O口 线 被 使 能 为 外 设 。 具 体 可 参 见 PIO Controller Multiplexing的“ Reset State ”栏。6.5 I/O 线驱动能力每个 PIO 管脚均有很强的驱动能力（长期 16mA ） ，除了 PC4PC31 由 VDDIOM供电的之外。6.6 掉电逻辑管脚SHDN 管脚是一个输出管脚，该管脚由掉电控制器驱动WKUP （唤醒管脚）是一个输入管脚。它仅接受0VDDBU之间的电压信号。6.7 慢速时钟选择AT91SAM9260 的慢速时钟即可由外部的32.768kHz 的晶振产生也可由片内RC 振荡器产生。表 6-1 定义了 OSCSEL 管脚的状态
9、表 6-1 慢速时钟选择OSCSEL 慢速时钟启动时间0 内部 RC 240us 1 外部 32.768kHz 1200ms 7、处理器与体系结构7.1 ARM926EJ-S 处理器基于 ARM v5TEJ 体系结构，带Jazelle Java加速技术的RISC 处理器两套指令集ARM 高性能 32 位指令集Thumb 高编码密集度16 位指令集DSP 指令扩展5 级流水线体系结构指令获取（ F）指令解码（ D）指令执行（ F）数据存储（ M）寄存器写（ W）8K 字节的高速数据缓存，8K 字节的高速指令缓存地址映射方式采用四路组相联的映像和变换方式（Virtually-addressed 4
10、-way Associateve Cache）每个 Cache 块 8 个字采用写通和写回操作采用随机替换算法或轮转法更新缓存条目写缓冲主写缓冲具有16 个字的数据缓冲和4 个字的地址缓冲写回类型的数据Cache具有 8 个字的入口以及单独的地址入口Software Control Drain 标准的 ARM V4 和 V5 存储器管理部件（MMU ）节存取权限对每四分之一的大页或小页的存取权限能被明确指定16 个内嵌的域总线接口单元（BIU ）AHB 请求的仲裁和调度分离的主控（针对指令和数据访问）为矩阵系统提供完善的灵活性完全分离的地址和数据总线（针对32 位的指令接口和32 位的数据接口
11、）在地址和数据总线上，数据可以是8 位、 16 位或 32 位的。7.2 总线矩阵6 层的矩阵，能处理6 个主机的请求可编程的仲裁策略固定优先级的仲裁策略循环仲裁策略，包括无缺省主控、最近一次访问的主控设备、固定缺省主控设备突发传输策略限制间隔（字节数）的突发信号传输未定长度的突发信号传输突发操作定义为一个或多个数据传输，由总线主机发起， 在地址空间增加时传输宽度保持一致。每次传输增加的地址步长由传输大小决定。每个主控提供一个地址解码器三个不同的从控可以被指定给每一个解码的存储区域：一个用于内部启动；一个用于外部启动；一个在重映射后启动模式选项非易失的启动存储器可以是内部的，也可以是外部的根据
12、复位时的BMS 引脚的电平决定启动选项重映射命令允许一个内部SRAM 通过重映射代替启动非易失性存储器允许异常向量的动态配置处理矩阵主机：ARM926 指令ARM926 数据PDC USB 主 DMA ISI 控制器以太 MAC 矩阵从机内部 SRAM0 4K 内部 SRAM1 4K 内部 ROM/USB 主机用户接口外部总线接口内部外设主机访问从机：通常来讲，所有的主机均能访问到所有从机，但有些路径是不通的。7.3 外设 DMA 控制器作为总线矩阵的主机在没有处理器干预的情况下从外设转存到任何存储空间或从任何存储空间转存到外设下一个指针支持，禁止对缓冲管理进行强制约束22 个通道7.4 调试
13、和测试特征ARM926 实时在线仿真器两个实时检测点单元两个独立的寄存器：调试控制寄存器和调试状态寄存器可通过 JTAG 协议访问的测试存取端口调试通信通道调试部件两线 UART 调试通信通道中断处理芯片 ID 寄存器所有数字引脚上的IEEE1149.1 JTAG 边界扫描8、存储器总线矩阵完成的第一级的地址解码。译码将4G 的地址空间分成16 个 256M 的区域， 区域 1区域 8 通过片选信号EBI_NCS0EBI_NCS7指向 EBI。区域 0 是为内部存储器地址，第二级译码提供1M 字节内部存储空间。 区域 15 为外设地址， 且提供对高级外设总线（APB）的访问。其它区域未使用，使
14、用它们进行访问时将向发出访问请求的主机发出异常中断。每个主机均有自己的总线与相应的解码器，因此对于不同的主机允许拥有不同的内存映射。但是，为简化映射起见，所有的主机均拥有类似的解码方式对于主机 0 和主机 1 （ ARM926 指令与数据），在地址 0x00 映射有三个不同的从机，一 个用于内部启动，一个用于外部启动，另一个用于重映射。8.1 内部存储器32KB ROM 全速矩阵总线下，单周期访问2 块 4KB 快速 SRAM 全速矩阵总线下，单周期访问8.1.1 启动策略表 8-1 简要说明了每个主机的内部内存映射与复位时Remap状态与 BMS 状态之间的关系。重映射前（ REMAP=0
15、）重映射后REMAP=1 BMS 状态1 0 X 0x00 ROM EBI-NCS0 SRAM0 4K 系统总是从地址0x00 启动的，为确保启动方式的最大数量，内存布局可由如下两个参数确定。为便于开发，REMAP 允许用户将第一块内部SRAM 映射到地址0x00。该操作是在系统启动后通过软件执行的。具体可参见“总线矩阵”一节当 REMAP=0 时间， BMS 允许用户ROM 或外部存储器映射到地址0x00。具体由复位状态下的 BMS 管脚的状态决定。正是由于这个目的，内部存储器的0x000x0FFFFF 预留。BMS=1 ，从内嵌ROM 启动在低速时钟下启动（片内RC 或 32.768kHz
16、 ）自动波特率检测将应用从外部存储器中下载内部SRAM 中，并执行下载的代码长度决定于内嵌的SRAM 长度自动进行有效代码检测非易失性存储器中的Bootloader 连接在 NPCS0、NPCS1 的 SPI DataFlash（SPI0）8 位或 16 位 NAND Flash 如果在外部的非易失性存储器中未检测到有效程序，则采用SAM-BA启动DBGU 上的串行通信USB 设备端口BMS=0 ，从外部存储器启动在低速时钟下启动（片内RC 或 32.768kHz ）采用静态内存控制器的缺省配置启动，模式采用“字节选择”，16 位数据总线，采用片选信号进行读写控制。允许在16 位非易失性存储器上启动。客户编写的软件必须完成一个完整的配置当在 32kHz EBI CS=0 （BMS=0 ）时，为了加速启动过程，用户必须执行以下步骤：编程 PMC（主振荡器使能或旁路模式）编程并启动PLL 重编程 SMC 设置，周期，保持，CS0 的模式定时寄存器以适应新时钟主时钟切换新值8.2 外部存储器外部存储器是通过EBI 总线访问的。每个片选信号均有256M 字节的访
