复杂可编程逻辑器件

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1、第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件 2.1 2.1 CPLDCPLD概述概述 2.2 2.2 LatticeLattice公司的公司的CPLDCPLD 2.32.3 AlteraAltera公司的公司的CPLDCPLD 1EDAEDA技术与数字系统设计技术与数字系统设计第2章 复杂可编程逻辑器件2.1 CPLD概述 复杂可编程逻辑器件（CPLD ）是在EPLD的基础 上改进而发展起来的，它采用EEPROM工艺，具有高 密度、高速度和低功耗等优点。与EPLD相比，CPLD增加了内部连线，并对逻辑 宏单元和I/O单元做了重大改进，从而改善了系统的 性能，提高了器件的集成度。尤其是

2、在CPLD中引入 在系统编程（ISP）技术后，使CPLD的应用更加方便 灵活，深受设计人员的青睐，现已成为电子系统设 计的首选器件之一。 2EDAEDA技术与数字系统设计技术与数字系统设计第2章 复杂可编程逻辑器件2.1 CPLD概述 目前，生产CPLD器件的著名公司主要有美国的Altera、AMD、Lattice、Cypress和Xilinx等公司。CPLD的产品多种多样，器件的结构也有很大的差异，但大多数公司的CPLD仍使用基于乘积项的阵列型单元结构。例如，Altera公司的MAX系列CPLD产品、Xilinx公司和Lattice公司的CPLD产品都采用可编程乘积项阵列结构。 3EDAED

3、A技术与数字系统设计技术与数字系统设计第2章 复杂可编程逻辑器件2.1 CPLD概述 基于乘积项阵列型CPLD的组成： 可编程内部连线 逻辑块 I/O单元 4EDAEDA技术与数字系统设计技术与数字系统设计第2章 复杂可编程逻辑器件 可编程内部连线为各逻辑块之间，以及逻辑块和I/O单元之间提 供互连网络，实现信号连线。 包括实现乘积项的与阵列、乘积项分配和逻辑 宏单元等，用于实现各种逻辑功能。 用于实现信号从器件输出，以及为输入信号提 供输入通道。通常具有输入、输出和双向I/O模式。 逻辑块 I/O单元 5EDAEDA技术与数字系统设计技术与数字系统设计第2章 复杂可编程逻辑器件2.2 Lat

4、tice公司的CPLD Lattice公司是世界上最早生产PLD器件和首先推出ISP技术的公司。该公司将ISP技术与E2CMOS相结合，生产了多种高性能的CPLD产品，主要有ispLSI和ispMACH两大系列。该公司除了生产CPLD和FPGA器件外，还开发了在系统可编程模拟器件（ispPAC），是世界上第三大可编程器件的供应商。 6EDAEDA技术与数字系统设计技术与数字系统设计第2章 复杂可编程逻辑器件ispLSI系列的CPLD是一种在系统可编程逻辑器 件（ISPLD），它采用E2CMOS工艺，具有集成度高、 功耗低、擦除和编程时间短等特点，并且在系统编 程次数可在10 000次以上。在系

5、统可编程（ISP）是指编程器件可直接安装 在用户自己设计的系统电路板上，通过计算机的并 行接口和专用的编程电缆，对器件进行直接编程， 并且可以反复编程，从而使器件具有用户所需要的 逻辑功能。 2.2.1 ispLSI器件简介 7EDAEDA技术与数字系统设计技术与数字系统设计第2章 复杂可编程逻辑器件ispLSI器件分为六个系列，分别为： ispLSI1000系列 ispLSI2000系列 ispLSI3000系列 ispLSI5000系列 ispLSI6000系列 ispLSI8000系列2.2.1 ispLSI器件简介 为通用系列，内部约 有20008000个PLD 等效门，适用于高速 编

6、码、总线管理、 LAN或DMA控制等。 为高速系列，内部约 有10006000个PLD 等效门，有较多I/O 端口，适用于高速计 数、定时及高速 RISC/CISC微处理器 的接口。 为高性能、高密度器 件，其集成度达8 00014 000个PLD等 效门，可容纳规模较 大的逻辑系统，适用 于数字信号处理、图 形处理、数据加密、 解密和压缩等。 为超宽输入高密度 器件，其基本结构 与ispLSI3000系列 类似。 密度更高、结构更加 复杂，集成密度可达 25000个PLD等效门， 内部提供了存储器、 寄存器和计数器等子 模块，可容纳大规模 的逻辑系统，适用的 范围更加广泛。 为超高密度系列，

7、是最新推出的多寄存器超大结构器件，其规 模为25 00043 750个PLD等效门。 8EDAEDA技术与数字系统设计技术与数字系统设计第2章 复杂可编程逻辑器件ispLSI系列CPLD的特点如下： 采用乘积项阵列结构； 采用先进的ISP技术, 能重复编程擦写上万次； 具有加密功能。 2.2.1 ispLSI器件简介 9EDAEDA技术与数字系统设计技术与数字系统设计第2章 复杂可编程逻辑器件2.2.2 ispLSI器件的结构 1. ispLSI1016的结结构10EDAEDA技术与数字系统设计技术与数字系统设计第2章 复杂可编程逻辑器件1. ispLSI1016的结结构ispLSI1016是

8、由2个宏块（Megablock）、1个全局 布线区（GRP）、32个I/O单元、1个时钟分配网络，以 及在系统编程控制逻辑等组成。 每个宏块中包括8个通用逻辑块（GLB）、1个输出 布线区（ORP）、1个16位输入总线和18个引脚，其中16 个为I/O引脚，2个为专用输入引脚。时钟信号（Y0Y2）经时钟分配网络分配后,产生5 个时钟信号, 作为GLB的全局时钟和I/O单元的时钟。 、SDI、SDO、 MODE和SCLK。ispEN 编程引脚共有5个，分别为11EDAEDA技术与数字系统设计技术与数字系统设计第2章 复杂可编程逻辑器件2. 通用逻辑块逻辑块 （GLB）的结结构 通用逻辑块（GLB

9、，Generic Logic Block）是整个器件的逻辑核心。组成： 与阵列乘积项共享阵列PTSA输出逻辑宏单元OLMC控制电路 12EDAEDA技术与数字系统设计技术与数字系统设计第2章 复杂可编程逻辑器件与阵列乘积项 共享阵列输出逻辑 宏单元控制电路0 1 2 3 4 5 6 7 8 9 1011121314151617来自全局布线区的输入专用输入012345678910111213141516171819Q3Q2Q1Q0至 全 局 布 线 区 或 输 出 布 线 区乘积项复位 全局复位CLK0CLK1CLK2 乘积项时钟 乘积项输出使能控制功能至输出使能 多路选择器13EDAEDA技术

10、与数字系统设计技术与数字系统设计第2章 复杂可编程逻辑器件2. 通用逻辑块逻辑块 （GLB）的结结构 PTSA可构成几种不同配置模式： 标准配置 高速旁路配置 异或配置 单单乘积项积项 配置 多重混合配置 14EDAEDA技术与数字系统设计技术与数字系统设计第2章 复杂可编程逻辑器件（1）标准配置PTSA的4个或门输入按4、4、5、7配置，而PTSA 的4个输出，通过编程可以共享4个或门输出的1个或 多个，以满足各种逻辑功能的需要。 15EDAEDA技术与数字系统设计技术与数字系统设计第2章 复杂可编程逻辑器件（2）高速旁路配置 PTSA的4个或门均按4输入配置，而或门的输出 直接与逻辑宏单元

11、的输入连接。此时的乘积项12、 17、18、19不与或门连接。 16EDAEDA技术与数字系统设计技术与数字系统设计第2章 复杂可编程逻辑器件（3）异或配置 4个或门输入按3、3、4、6配置，其输出通过共享阵列产生4个输出，分别接到OLMC中异或门的1个输入端，而乘积项0、4、8、13不再作为各或门第一乘积项的输入，而是直接输出到各自的OLMC中，作为异或门的另一个输入，形成异或配置。 334617EDAEDA技术与数字系统设计技术与数字系统设计第2章 复杂可编程逻辑器件（4）单单乘积项积项 配置 乘积项积项 0、4、8、13分别别跨越各自的或门门和PTSA，通过过异或门门直接连连接输输出逻辑

12、逻辑 宏单单元，异或门门的另一输输入端接地。采用这这种模式可获获得最快的信号传递传递 速度。 334618EDAEDA技术与数字系统设计技术与数字系统设计第2章 复杂可编程逻辑器件（5）多重混合配置 在同一个GLB中，4个输出既可以采用相同的配置模式，也可以采用不相同的配置模式。若每个输出都独立地配置成上述4种模式之一，可形成多重混合配置。 343+4乘积项 异或4乘积项 旁路单乘积项4+7乘积项 共享19EDAEDA技术与数字系统设计技术与数字系统设计第2章 复杂可编程逻辑器件全局布线区（GRP，Global Routing Pool）位于芯片的中心，是ispLSI中的一种专用内部互连结构。

13、作用：将GLB的输出信号或I/O单元的输入信号与GLB的输入端连接。特点：互连延时可预知。3. 全局布线线区 20EDAEDA技术与数字系统设计技术与数字系统设计第2章 复杂可编程逻辑器件I/O单元称为输入/输出单元。它是器件外部封装 引脚与内部信号之间的接口电路。 4. I/O单单元结结构 F1输出允许 选择器F2输出 选择器F3输出极性 选择器F4输入 选择器 F5时钟 选择器 F6时钟极 性选择器 F7输入 寄存器 21EDAEDA技术与数字系统设计技术与数字系统设计第2章 复杂可编程逻辑器件4. I/O单单元结结构 通过对可编程单元F1F7的8个编程点的编程， 可使I/O单元配置为几种

14、不同的组态： 输入组态 PinD QI/O单元时钟寄存输输入 输出组态 Pin缓缓冲输输出 Pin反向缓缓冲输输出 双向I/O组态 Pin三态缓缓冲输输出 I/O PinD QI/O单元时钟带带有寄存器输输入 的双向I/O端 I/O Pin双向I/O端 缓缓冲输输入 PinD QLEI/O单元时钟锁锁存输输入 Pin22EDAEDA技术与数字系统设计技术与数字系统设计第2章 复杂可编程逻辑器件5. 宏块结块结 构 在ispLSI1016器件中，有两个宏块，每个宏块包括8个通用逻辑块（GLB）、16位输入总线、1个输出布线区（ORP）、16个I/O单元、2个专用输入（IN0、IN1）和1个公用乘

15、积项OE。 23EDAEDA技术与数字系统设计技术与数字系统设计第2章 复杂可编程逻辑器件输输出布线线区（ORP）：输 出 布 线 区24EDAEDA技术与数字系统设计技术与数字系统设计第2章 复杂可编程逻辑器件OE控制： 25EDAEDA技术与数字系统设计技术与数字系统设计第2章 复杂可编程逻辑器件6. 时钟时钟 分配网络络 作为GLB时钟作为I/O单元的时钟 专用系统时钟输入 26EDAEDA技术与数字系统设计技术与数字系统设计第2章 复杂可编程逻辑器件2.3 Altera公司的CPLD Altera公司生产的PLD器件主要有：CPLD Classic系列 MAX系列 FLEX系列 ACE

16、X系列 APEX系列 Mercury系列 Excalibur系列 Stratix系列 Cyclone系列FPGA27EDAEDA技术与数字系统设计技术与数字系统设计第2章 复杂可编程逻辑器件MAX系列产品采用乘积项阵列结构，分为： MAX9000系列 MAX7000系列 MAX5000系列 MAX3000A系列2.3.1 MAX器件简介 器件系列 逻辑单逻辑单 元结结 构 互连结连结 构 编编程工 艺艺 用户户I/O引脚 可用门门 MAX9000 乘积项 连续 式 EEPROM 168216 6 00012 000 MAX7000 乘积项 连续 式 EEPROM 36212 60010 000 MAX5000 乘积项 连续 式 EPROM 28100 6003 750 MAX3000A 乘积项 连续 式 EEPROM 34158 6005 000 28EDAEDA技术与数字系统设计技术