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1、 1射頻低雜訊射頻低雜訊 PMOS 後閘級耦合之正交四相位壓控振盪器設計後閘級耦合之正交四相位壓控振盪器設計 郭先巡 萬榮 張俊傑 郭岳 國海洋大學電機研究所 Email:.tw 摘要摘要 本文係設計一個新型的高頻正交壓控振盪器，用 PMOS 後閘級技術做訊號耦合作用，使正交壓控振盪器有較低的功消耗和相位雜訊。而採用互補式正交壓控振盪器的方式可改善傳統的尾電壓控振盪器，使相位雜訊壓抑的低。此電用 TSMC 0.18um製程，設計出的操作頻在 5.5GHz 且可調頻寬有 1GHz，相位雜訊在1MHz 的位置有-112.8dBc/Hz，而整個正交壓控振盪器皆操作在 1.8V 的供應電壓下，總消耗電
2、為6.3mA. 關鍵字: QVCO、VCO、Back-Gate 1.簡介簡介 由於寬頻無線動通訊的需求，目前的通訊頻段已移向 5GHz UNII 頻段，通訊調變技術也朝向正交分頻多工(OFDM)技術發展，而 OFDM 的技術即是將高速的資，分給多個彼此正交的副載波同時傳送，可以低每個副載波傳送的資速，符號持續時間因此增加，可減少多重徑所造成的分散效應的影響，克服頻選擇性殘衰頻道。現今 CMOS 技術突飛猛進，元件特性上已能達到高頻電的要求，目前以 TSMC 0.18um而言，元件截止頻已可達 60GHz，且氧半場效電晶體成本較低、技術成熟、故可和基頻電相整合成為單系統晶片（SOC），故氧半場效
3、電晶體單晶射頻電以成為無線通訊射頻模組的新趨勢。常的調變（解調）方式中，大採用先將訊號分成 I/Q 通道，對訊號進升頻（頻）的動作。因為將訊號分開後，用通道互為正交相互干擾的特性，使其做為接收器時，但可修正振盪器相位誤差的問題，亦具有節約頻寬效能1，且傳統的通訊系統架構（如圖一），需要一顆鏡像波器（image rejection filter），由於鏡像波器會使的整個系統的成本增加，而為能夠達到低成本、低功消耗和高的積體化整合，故可用正交壓控振盪器的方式取代鏡像波器2。 圖一 通訊系統架構 一般高頻電中所使用的壓控振盪器皆是使用差動形式，大致上有 PMOS 型、NMOS 型及CMOS 互補型三
4、種架構，其中又以 CMOS 互補型架構的相位雜訊最好，主要是這三種型的電在相同的偏壓條件下，會得到最大的輸出功進而得到好的相位雜訊。雖然 CMOS 互補型有多的優點，但在實際上的佈局走線會較複雜，而對於高頻電，線與線之間跨線所產生的耦合效應及這些線所造成的寄生電阻電容會對晶片本身產身很大的影響，故在此設計將採用CMOS 互補型架構但在佈局上必須小心的考走線的問題。 2.基本原基本原 2-1. 環形振盪器與環形振盪器與 LC tank 壓控振盪器的比較：壓控振盪器的比較： 一般而言使用在高速鎖相迴中壓控振盪器的使用可分為環形和 LC tank 種同的架構，雖然環形壓控振盪器有較 LC tank
5、壓控振盪器好的可調電壓範圍，但由於在高頻的態下元件所產生的寄生效應和雜訊相對的浮現，而環形振盪器所使用的元件較 LC tank 振盪器的多，故環形振盪器的相位雜訊會較 LC tank 壓控振盪器的差，所以環形振盪器並適合應用於高速 RFIC無線系統的應用。 LC tank壓控振盪器通常具有很好的對稱性，而對稱性有以下三個基本的特性：50%的 duty-cycle，差動的輸出波形是單端輸出波形的倍，以及較單端振盪器少的 spur 問題。 2-2. 相位雜訊：相位雜訊： 振盪器中常的雜訊源為電阻、電容、電感、電晶體等內部元件的雜訊，即熱雜訊、shot noise、flicker(1/f )nois
6、e。由於振盪器對於溫及Proceedings of the 2005 Workshop on Consumer Electronics and Signal Processing ( WCEsp 2005 )2雜訊相當敏感，當溫變化或雜訊存在時，將使振盪器的輸出訊號在振幅、相位及頻上產生改變，也就是所謂的AM、PM 及FM 雜訊。如圖二所示，振盪器輸出訊號cosccAt+由於溫或雜訊使得訊號的相位(或振幅、頻)產生改變，如由cosccAt+改變至cosccAt+或其它訊號(圖二其它黑點所示)。 圖二 相位誤差 因此一般振盪器輸出訊號以頻譜觀察，如圖三可以看到訊號頻譜的形在中心頻周圍形成裙帶，而
7、其相位雜訊定義如下34： 圖三 相位雜訊 ()20 2 0210log112cffFkTRLfVQ ff=+VVV0 22 0110log12cffFkT VC Q ff=+VV3 0 22 010log12cffFkTLVQ ff=+VV(2-1) (21)式即為 Leesons model，它是一個由測 VCO 頻譜後 curve fit 的 model，用描述其輸出頻譜，觀察此公式我們為低相位雜訊可由幾個地方著手：使用寬的屬線和 polysilicon 的隔增加電感的 Q 值。電感的屬線避免使用較低層的屬線。選擇主動元件時，選取較小的雜訊指或較低的 1/f 雜訊。可使用高輸入阻抗的元件，
8、或使用一個限制器，而提高輸入訊號對雜訊比值。低核心電晶體的 width 使汲極的直電壓可被提升。設計時，盡讓能從被動的諧振電耦合出，而是從主動元件，因為諧振電似波器般，具有限制頻寬的功能，可使輸出訊號純高。在尾電源的地方用02 f的 LC諧振電取代5。 2-3.設計考：設計考： 當頻升高至射頻或微波頻帶時，訊號的傳遞情形，已再像一般單純僅考慮訊號的電壓增。頻升高時，訊號的波長會隨著頻的升高而低，波長的長小於實際訊號傳輸的特定長（/20）時，設計者就需考訊號途徑中各點間相位差的因素，需以傳輸線的方式分析。因此，另一種分析方式稱為反射型振盪器6 圖四 反射型分析 由上圖四所示，主動電部分的輸入阻抗
9、為( , )( , )( , )INININZv wRv wjXv w=+，與頻及訊號振幅 皆 有 關;而 被 動 電 的 輸 入 阻 抗 為( )( )( )LLLZwR wXw=+則僅與頻有關。其中在放大電的部分，輸入訊號振幅的大小，會影響等效阻抗。因此阻抗除與頻有關外，亦與訊號振幅大小有關；另一方面，在頻選擇電的部分，大多為被動元件所組成，因較受訊號振幅的改變，故等效阻抗僅與頻有關是合的假設。由6可得知為達到穩定振盪必須符合下三式： 000()( ,)LINXwXv w= (2-2) Proceedings of the 2005 Workshop on Consumer Electro
10、nics and Signal Processing ( WCEsp 2005 )3000(,)()0INLRv wR w+=(2-3) 0000|0ININLL v vw wv vw wRXdXdR vdwvdw=(2-4) 其中0v及0w各代表振盪器穩定振盪時，振幅與振盪器穩定振盪頻，式(2-2)主要用決定振盪的中心頻，式(2-3)因被動電部分的阻值通常是大於(0LR0(w )，故必須由一個負阻值(00(,) 0INRv w )的電使電能在無損的情況下諧振。另外，當頻越振越高，相對的訊號振幅也會增加，但畢竟阻抗是隨著訊號的大小及頻，這種因素變動的。由於輸入阻抗INZ中的負電阻為電壓之函，當
11、振盪功增大時，負電阻值即減小，當負電阻值減小到低於負載電阻時，振盪即停止，要解決此問題，方法為使振盪電壓v=0時，負電阻值大於負載電阻值，即0(0,)3INLRwR=即可。且根據Kurolawa7提出的可知，當考慮0v變動時，振盪電欲穩定振盪的條件還必須符合(2-4)式。 3.設計正交四相位壓控振盪器設計正交四相位壓控振盪器 產生正交四相位壓控振盪器如圖五所示，使用個VCO相互耦合達到四相位正交輸出的目的，並用LC tank 決定振盪頻，PMOS和NMOS的Cross couple 產生負轉導達到所需的振盪條件，電感使用對稱型電感，以減少面積和增加Q值。8 圖五 正交四相位視意圖 普遍的LC-
12、QVCO電如圖所示，在圖-a中差動VCO頭包括交錯耦合電晶體（M14）和LC tank的電，而附加耦合的電晶體（M58）被用做為個差動VCO之間正交耦合接，而在差動VCO的A，B，C，D點作為相互接的節點，現今已有相當多相關的文章在努如何改善較低的相位雜訊和功消耗。本文將提出需附加耦合電晶體的技術，節因附加耦合電晶體所消耗的功消耗和相位雜訊9。 圖 一般耦合方式 圖七即為提出後閘級耦合的技術，比較圖-a和圖七-a中，在圖七-a的差動VCO中用後閘級耦合的技術可取代附加耦合電晶體，而圖七-a中Rb的目的為增加基體端DC偏壓的輸出，Cb為AC的耦合電容。圖-b、圖七-b分別為電圖-a、圖七-a的小
13、訊號等效模型圖，在圖七-b的9gsv和9bsv相對於圖-b的1gsv和5gsv，而9mg和9mbg分別對應於1mg和5mg，明顯可在耦合部分由原的5mg被9mbg取代之後可使有較好 的 相 位 雜 訊 和 較 低 的 功 消 耗 。圖七 後閘級耦合方式 Proceedings of the 2005 Workshop on Consumer Electronics and Signal Processing ( WCEsp 2005 )4在一般的QVCO（如圖），轉導耦合電晶體M58的變化會大大的使相位雜訊變差，且耦合 電 晶 體 的 消 耗 功 約 佔 全 部 核 心 電 的30100%，而
14、用後閘級的技術，可以完全避免額外消耗的功和相位雜訊。而圖七-a由NMOS基體耦合出的訊號亦可由PMOS基體耦合。 0.81.01.21.41.60.61.8-110-100-90-80-70-60-120-50Tunning VoltagePhase Noise 100KHz and 1MH圖八 NMOS與PMOS相位雜訊比較 圖八為使用PMOS和NMOS的後閘級耦合輸出結構下，針對可調電壓0.61.8V（大約為56GHz的範圍）下NMOS與PMOS分別為100KHz和1MHz下相位雜訊的比較，由圖可PMOS雖有較NMOS好的相位雜訊，但實際電PMOS為達到與NMOS有相同的可調範圍，會使PM
15、OS的功消耗較NMOS微上升，但整體而言管是PMOS或是NMOS功消耗較一般的QVCO還的低。 4.設計結果設計結果 圖九即為後閘級QVCO技術的整體電圖。此QVCO由個完全相同的互補式差動VCO所組成，並且透過PMOS後閘級技術達到四相位正交輸出的目的，而互補式差動VCO的選擇會有較好的相位雜訊。在圖九中PMOS耦合輸出亦可由NMOS耦合出輸，雖然NMOS有較高的轉導特性，但整體電的相位雜訊會較差，在此將選擇有較好相位雜訊的特性做為此電設計。而上下端電源R1和R2主要是被用改善互補式差動振盪器的對稱性，通常電阻值將選擇能控制最大電的限制操作，且R1和R2的選擇必須能夠適的符合Cg，而Cg功用為幫助壓抑電源R1和R2所產生的高階雜訊進入振盪器的核心，並可以消除共源級端點所產生的大振幅和高階諧次項頻譜。 圖九 後閘級互補式差動VCO 圖十為可調範圍操作
