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1、一、填空题（10 分,每小题 1 分）1.用 EDA 技术进行电子系统设计的目标是最终完成的设计与实现。2.可编程器件分为和。3.随着 EDA 技术的不断完善与成熟，的设计方法更多的被应用于Verilog HDL 设计当中。4.目前国际上较大的PLD 器件制造公司有和公司。5.完整的条件语句将产生电路，不完整的条件语句将产生电路。6.阻塞性赋值符号为，非阻塞性赋值符号为。二、选择题(10 分，每小题2 分) 1.大 规 模 可 编 程 器 件 主 要 有FPGA 、 CPLD两 类 ， 下 列 对FPGA结 构 与 工 作 原 理 的 描 述 中 ， 正 确 的是。AFPGA 全称为复杂可编程
2、逻辑器件；BFPGA 是基于乘积项结构的可编程逻辑器件；C基于 SRAM 的 FPGA 器件，在每次上电后必须进行一次配置；D在 Altera 公司生产的器件中，MAX7000系列属 FPGA 结构。2.基于 EDA 软件的 FPGA / CPLD 设计流程为：原理图/HDL 文本输入综合_适配 编程下载 硬件测试。正确的是。功能仿真时序仿真逻辑综合配置分配管脚ABCD3.子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化。流水线设计资源共享逻辑优化串行化寄存器配平关键路径法A BCD4.下列标识符中，_是不合法的标识符。A
3、9moon BState0 C Not_Ack_0 D signall 5.下列语句中，不属于并行语句的是：_ A过程语句Bassign语句C元件例化语句Dcase语句三、 EDA 名词解释（ 10 分）写出下列缩写的中文含义：ASIC ：RTL：FPGA ：SOPC：CPLD ：LPM ：EDA ：IEEE：IP：ISP：四、简答题（10 分）1.简要说明仿真时阻塞赋值与非阻塞赋值的区别（本题4 分） 。2.简述有限状态机FSM 分为哪两类？有何区别？有限状态机的状态编码风格主要有哪三种？FSM 的三段式描述风格中，三段分别描述什么？（本题6 分）五、程序注解（20 分,每空 1 分）mod
4、ule AAA ( a ,b ); output a ; input 6:0 b ; reg2:0 sum; integer i; reg a ; always (b) begin sum = 0; for(i = 0;i=6;i = i+1) if(bi) sum = sum+1; if(sum2) a = 1; else a = 0; end endmodule 本程序的逻辑功能是：。四、 VerilogHDL语言编程题（1、 2 小题 10 分， 3 小题 20 分）要求：写清分析设计步骤和注释。1.试用 Verilog HDL 描述一个带进位输入、输出的8 位全加器。端口： A、B 为
5、加数， CI 为进位输入， S 为和， CO 为进位输出2.编写一个带异步清零、异步置位的D 触发器。端口： CLK 为时钟， D 为输入， CLK 为清零输入端，SET 为置位输入端；Q 输出端。3.设计一个带有异步复位控制端和时钟使能控制端的10 进制计数器。端口设定如下：输入端口： CLK ：时钟， RST：复位端， EN：时钟使能端， LOAD ：置位控制端，DIN ：置位数据端；输出端口： COUT ：进位输出端，DOUT ：计数输出端。一、填空题（每空2 分，共 20 分）1、 ASIC 2、 FPGA 和 CPLD 。3、 自顶向下4、 Altera 和 Xilinx 5、 组合
6、时序6、 = = 二、选择题(10分，每小题2分) 1、C 2、 B 3、B 4、 A 5、D 三、EDA 名词解释（ 10 分）ASIC 专用集成电路RTL 寄存器传输级FPGA 现场可编程门阵列SOPC 可编程片上系统CPLD 复杂可编程逻辑器件LPM 参数可定制宏模块库EDA 电子设计自动化IEEE 电子电气工程师协会IP 知识产权核ISP 在系统可编程四、简答题（ 10 分）1、简要说明仿真时阻塞赋值与非阻塞赋值的区别（本题4 分） 。答：非阻塞（ non-blocking)赋值方式 ( b= a)：b 的值被赋成新值a 的操作 , 并不是立刻完成的，而是在块结束时才完成；块内的多条赋
7、值语句在块结束时同时赋值；硬件有对应的电路。阻塞（ blocking)赋值方式 ( b = a)：b 的值立刻被赋成新值a；完成该赋值语句后才能执行下一句的操作；硬件没有对应的电路，因而综合结果未知。2、简述有限状态机FSM 分为哪两类？有何区别？有限状态机的状态编码风格主要有哪三种？FSM 的三段式描述风格中，三段分别描述什么？（本题 6 分）答：Mearly 型，Moore 型；前者与输入与当前状态有关，而后者只和当前状态有关；Binary，Gray，One-Hot 编码；分别为状态保存，状态切换，输出；五、程序注解（20 分,每空 1 分）module AAA ( a ,b ); 定义模
8、块名为AAA ，端口为 a，b output a ; 定义 a 为输出端口input 6:0 b ; 定义 b 为输出端口，b 为 7 位二进制数reg2:0 sum; sum 为 reg 型变量，用于统计赞成的人数integer i; 定义整型变量i 为循环控制变量reg a ; 定义 a 为寄存器变量always (b) 过程语句，敏感变量为b begin 语句块sum = 0; sum 初值为 0 for(i = 0;i=6;i = i+1) for 语句，统计b 为 1 的个数if(bi) 条件语句sum = sum+1; 只要有人投赞成票，则sum 加 1 if(sum2) a =
9、1; 若超过 4 人赞成，则表决通过else a = 0; 若不到 4 人，则不通过end endmodule 本程序的逻辑功能是：7 人投票表决器。六、 VerilogHDL编程题（1、 2 小题 10 分， 3 小题 20 分）要求：写清分析设计步骤和注释。1.试用 Verilog HDL 描述一个带进位输入、输出的8 位全加器。端口： A、B 为加数， CIN 为进位输入， S 为和， COUT 为进位输出module add4v(a,b,ci,s,co); input3:0 a; input3:0 b; input ci; output3:0 s; output co; wire3:0
10、 carry; function fa_s(input a,input b,input ci); fa_s = a b ci; endfunction function fa_c(input a,input b,input ci); fa_c = a endfunction assign s0 = fa_s(a0,b0,ci); assign carry0 = fa_c(a0,b0,ci); assign s1 = fa_s(a1,b1,carry0); assign carry1 = fa_c(a1,b1,carry0); assign s2 = fa_s(a2,b2,carry1); as
11、sign carry2 = fa_c(a2,b2,carry1); assign s3 = fa_s(a3,b3,carry2); assign co = fa_c(a3,b3,carry2); endmodule 2.编写一个带异步清零、异步置位的D 触发器。3.设计一个带有异步复位控制端和时钟使能控制端的10 进制计数器。mdule CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA); input CLK ; input EN ; input RST ; input LOAD ; input 3:0 DA TA ; output 3:0 DOUT ; output COUT ; reg 3:0 Q1 ; reg COUT ; assign DOUT = Q1; always (posedge CLK or negedge RST) begin if (!RST) Q1 = 0; else if (EN) begin if (!LOAD) Q1 = DATA; else if (Q19) Q1 = Q1+1; else Q1 = 4b0000; end end always (Q1) if (Q1=4h9) COUT = 1b1; else COUT = 1b0; endmodule
