译码器设计和IP核

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1、3.1第一个工程多数表决器3.1第一个工程多数表决器 多数表决器的分析和逻辑实现多数表决器的分析和逻辑实现 多数表决器的工程创建多数表决器的工程创建 多数表决器的多数表决器的Verilog HDL源文件创建源文件创建 多数表决器的多数表决器的Verilog HDL代码实现及代码实现及RTL分析分析 综合综合 约束约束 实现实现 比特流文件生成比特流文件生成 下载下载 仿真仿真3.23-8译码器设计和IP核3.23-8译码器设计和IP核 3.2.1译码器的实现译码器的实现 3.2.2译码器译码器IP核生成核生成3.3调用IP核实现多数表决器3.3调用IP核实现多数表决器 3.3.1使用使用74x

2、138实现多数表决器的设计实现多数表决器的设计 3.3.2构建新工程并调用构建新工程并调用IP核核第三章第三章组合逻辑电路与组合逻辑电路与VIVADO进阶进阶译码器译码器74x138是数字电路课程重点内容之一。译码器的设计比 较简单，使用是数字电路课程重点内容之一。译码器的设计比 较简单，使用Verilog语言实现译码器就更为简单。在完成设计并下载到电路板后，学习将工程转化为可以被其他 工程调用的语言实现译码器就更为简单。在完成设计并下载到电路板后，学习将工程转化为可以被其他 工程调用的IP核。核。本节内容本节内容1.译码器的实现译码器的实现2.设计译码器设计译码器IP核核3.2 3-8译码器

3、设计和译码器设计和IP核核新建一个工程。或者从设计好的工程新建一个工程。或者从设计好的工程(多数表决器工程多数表决器工程)开始，将工程另存 为名称为开始，将工程另存 为名称为p_74x138的工程。的工程。3.2.1译码器的实现译码器的实现3-8译码器真值表当单个使能有多于一个 无效时，输出全无效 当全部使能有效的时候 ，对输入进行译码 输出是译码器真值表当单个使能有多于一个 无效时，输出全无效 当全部使能有效的时候 ，对输入进行译码 输出是8中取中取1码码，低 有效。，低 有效。译码器的实现译码器的实现-真值表分析真值表分析1. module v74x138(g1,g2a_l,g2b_l,a

4、,y_l); 2. input g1,g2a_l,g2b_l; 3. input 2:0 a; 4. output 7:0 y_l; 5. reg 7:0 y_l=0; 6. always (g1 or g2a_l or g2b_l or a) 7. begin 8.if (g1 11.6:y_l=8b10111111； 12.5:y_l=8b11011111; 13.4:y_l=8b11101111; 14.3:y_l=8b11110111; 15.2:y_l=8b11111011; 16.1:y_l=8b11111101; 17.0:y_l=8b11111110; 18.default:y

5、_l=8b11111111; 19.endcase 20.else 21.y_l=8b11111111; 22.end 23.endmodule译码器的实现译码器的实现-代码分析代码分析 模块定义模块定义 模块输入输出声明模块输入输出声明 变量定义变量定义 always 块，如果有输入发生变化，执行块，如果有输入发生变化，执行 如果使能有效如果使能有效 根据输入端的值进行译码根据输入端的值进行译码 如果使能无效如果使能无效 Always 块结束块结束 模块结束模块结束1.module v74x138(g1,g2a_l,g2b_l,a,y_l); 2.input g1,g2a_l,g2b_l;

6、3.input 2:0 a; 4.output 7:0 y_l; 5.reg 7:0 y_l=0; 6.always (g1 or g2a_l or g2b_l or a) 7.begin 8.if (g1 11.6:y_l=8b10111111； 12.5:y_l=8b11011111; 13.4:y_l=8b11101111; 14.3:y_l=8b11110111; 15.2:y_l=8b11111011; 16.1:y_l=8b11111101; 17.0:y_l=8b11111110; 18.default:y_l=8b11111111; 19.endcase 20.else 21.

7、y_l=8b11111111; 22.end 23.endmodule译码器的实现译码器的实现-RTL分析分析 通过通过RTL分析，得到分析，得到RTL分析的原理图如 图分析的原理图如 图 使用使用RAM实现的译码逻辑实现的译码逻辑 使能组合逻辑使能组合逻辑 If语句使用多路选择器实现语句使用多路选择器实现1. module sim1; 2. reg g1; 3. reg g2a_l; 4. reg g2b_l; 5. reg 2:0 a; 6. wire 7:0 y_l; 7. v74x138 uut (g1, g2a_l, g2b_l, a, y_l); 8. initial begin

8、9.g1 = 0; 10.g2a_l = 0; 11.g2b_l = 0; 12.a = 0; 13.#100; 14.g1 = 1; 15.g2a_l = 0; 16.g2b_l = 0; 17.end 18.always # 100 a=a+1; 19.endmodule译码器的实现译码器的实现-仿真文件仿真文件模块定义模块定义 变量定义变量定义 调用被仿真模块调用被仿真模块 初始化初始化 always 块块 模块结束模块结束编译后下载到电路板，拨动拨码开关，当使能无效时，所有的 LED点亮，因为输出全为1。使能有效时，对输入进行译码，对应的LED熄灭。需要注意，应根据板子的说明或通过查看

9、板子上拨码开关和LED 的标识实现约束文件，在完成约束文件后需重新实现（ Implement）和生成比特流文件，然后再下载。编译后下载到电路板，拨动拨码开关，当使能无效时，所有的 LED点亮，因为输出全为1。使能有效时，对输入进行译码，对应的LED熄灭。需要注意，应根据板子的说明或通过查看板子上拨码开关和LED 的标识实现约束文件，在完成约束文件后需重新实现（ Implement）和生成比特流文件，然后再下载。译码器的实现译码器的实现-下载到实验板下载到实验板IP核IP核，全称知识产权核(Intellectual Property core），是指某一方提供 的、形式为逻辑单元的可重用模块。I

10、P核通常已经通过了设计验证，设计人员以IP核为基础进行设计，可以缩短 设计所需的周期。IP核可以通过协议由一方提供给另一方，或由一方独自占有。IP核的概念源于产品设计的专利证书和源代码的版权等。设计人员能够以IP 核为基础进行FPGA的逻辑设计，以减少设计周期。在VIVADO下设计和使用 IP核必须遵循VIVADO的步骤。，全称知识产权核(Intellectual Property core），是指某一方提供 的、形式为逻辑单元的可重用模块。IP核通常已经通过了设计验证，设计人员以IP核为基础进行设计，可以缩短 设计所需的周期。IP核可以通过协议由一方提供给另一方，或由一方独自占有。IP核的概

11、念源于产品设计的专利证书和源代码的版权等。设计人员能够以IP 核为基础进行FPGA的逻辑设计，以减少设计周期。在VIVADO下设计和使用 IP核必须遵循VIVADO的步骤。3.2.23-8译码器译码器IP核实现核实现VIVADO提倡的积木式设计，积木就是IP核。用户可以将功能模块设计做成 一个一个IP核，然后“组装”起来成为产品。VIVADO提倡的积木式设计，积木就是IP核。用户可以将功能模块设计做成 一个一个IP核，然后“组装”起来成为产品。VIVADO本身提供了很多IP核可供用户使用，例如数学运算（乘法器、除法 器、浮点运算器等）、信号处理（FFT、DFT、DDS等）。VIVADO本身提供

12、了很多IP核可供用户使用，例如数学运算（乘法器、除法 器、浮点运算器等）、信号处理（FFT、DFT、DDS等）。用户也可以使用第三方的IP核来加快设计，例如使用第三方提供的神经网 络处理IP核。用户也可以使用第三方的IP核来加快设计，例如使用第三方提供的神经网 络处理IP核。开发者也可以开发自己的IP核，自己在各个工程中调用或提供给第三方使 用。开发者也可以开发自己的IP核，自己在各个工程中调用或提供给第三方使 用。这一小节把已经实现了的3-8译码器做成IP核，供以后使用。这一小节把已经实现了的3-8译码器做成IP核，供以后使用。Vivado的的IP核核在当前工程环境下，点击菜单栏在当前工程环境下，点击菜单栏Tools，在弹出的子菜单上找到并点击，在弹出的子菜单上找到并点击 Create and Package IP,在弹出的窗口上直接点击在弹出的窗口上直接点击Next。之后弹出的创建和封装之后弹出的创建和封装IP窗口窗口保持选项不变。保持选项不变。之后弹出新的创建和封装IP窗口之后弹出新的创建和封装IP窗口显示了新IP的信息。显示了新IP的信息。组合逻辑电路与组合逻辑电路与VIVADO进阶下一个知识点：进阶下一个知识点： 调用IP核实现多数表决器调用IP核实现多数表决器