《基于vhdl语言的八路数字抢答器设计》由会员分享，可在线阅读，更多相关《基于vhdl语言的八路数字抢答器设计（14页珍藏版）》请在金锄头文库上搜索。
1、题目：基于 VHDL 语言的八路数字抢答器设计【作者简介】班级： 班号： 姓名： 学号： 摘 要抢答器作为一种电子产品，早已广泛应用于各种智力和知识竞赛场合，是竞赛问答中一种常用的必备装置；从原理上讲，它是一种典型的数字电路，其中包括了组合逻辑电路和时 序逻辑电路电路结构形式多种多样，可以利用简单的与非门构成，也可以利用触发器构成， 也可以利用单片机来完成利用单片机来设计抢答器，使得结果更简单，功能更优越。 本设计是基于单片机控制的六路抢答器，利用单片机的定时器/计数器定时和记数的原 理，将软、硬件有机地结合起来，使得系统能够正确地进行计时，同时使数码管能够正确地 显示时间。用开关做键盘输出，
2、扬声器发生提示。同时系统能够实现：在抢答中，只有开始 后抢答才有效，如果在开始抢答前抢答为无效；抢答限定时间和回答问题的时间可在1-99s 设定；可以显示是哪位选手有效抢答和无效抢答，正确按键后有音乐提示；抢答时间和回答 问题时间倒记时显示，满时后系统计时自动复位及主控强制复位；按键锁定，在有效状态下， 按键无效非法。关键词抢答器;EDA;VHDL 语言AbstractAnswer devices as an electronic products, has long been widely used in a variety of occasions, intelligence and kn
3、owledge competitions, quiz contests are essential in a commonly used device; from the principle, it is a typical digital circuit, including a combination of logic circuits and sequential logic circuit. Circuit structure of a variety of forms, can make use of simple and non-gate structure can also be
4、 used to trigger composition, can also be used to complete single-chip microcomputer. Answer the use of single-chip design, and makes the results more simple function better. The design is based on the six-way SCM Answer, and the use of single-chip timer / counter timing and number of the principles
5、 in mind, the hardware and software combine to make the system time correctly, while the digital control able to correctly display the time. Switch the keyboard to do with output, speaker prompted occurred. At the same time, the system can be realized: In the Answer, only after the Answer to be vali
6、d, if at the beginning of pre-Answer Answer invalid; Answer to answer the question of limited time and the time can be set in 1-99s; can show whos effective and Answer Answer invalid, the correct button prompt after the music; Answer question time and time 倒记时 show full time after the system automat
7、ically reset and master reset mandatory; keys locked in the effective state, the key is invalid illegal.Key words answer devices;EDA;VHDL language1、设计原理与技术方法：（1）整体简介Max+plusII(或写成 Maxplus2,或 MP2) 是 Altera 公司推出的的第三代 PLD 开发系统 (Altera 第四代 PLD 开发系统被称为：QuartusII，主要用于设计新器件和大规模 CPLD/FPGA). 使用 MAX+PLUSII 的设
8、计者不需精通器件内部的复杂结构。设计者可以用自己熟悉的设计 工具（如原理图输入或硬件描述语言）建立设计，MAX+PLUSII 把这些设计转自动换成最 终所需的格式。其设计速度非常快。对于一般几千门的电路设计，使用 MAX+PLUSII，从 设计输入到器件编程完毕，用户拿到设计好的逻辑电路，大约只需几小时。设计处理一般在 数分钟内内完成。特别是在原理图输入等方面，Maxplus2被公认为是最易使用，人机界面最 友善的 PLD 开发软件，特别适合初学者使用。 使用 Maxplus2基本上也是有以下几个步骤：1.设计输入 2.设计编译 3.设计仿真 4.下载抢答器的逻辑结构主要由抢答鉴别 lock
9、模块、定时模块、译码模块和报警器模块组成。 在整个抢答器中最关键的是如何实现抢答封锁，在控制键按下的同时计数器倒计时显示有效 剩余时间。除此之外，整个抢答器还需有一个“复位开始”信号，以便抢答器能实现清零和 开始。抢答器共有3个输出显示，选手代号、计数器的个位和十位，他们输出全都为 BCD 码输出，这样便于和显示译码器连接。当主持人按下控制键、选手按下抢答键蜂鸣器短暂响 起。整体原理框图如图1所示。图 1 整体原理框图抢答器同时供 8 名选手或 8 个代表队比赛，分别用 8 个按钮a1a8。设置一个系 统清除和抢答控制开关 Reset, 该开关由主持人控制。抢答器具有锁存与显示功能。即选手 按
10、动按钮，锁存相应的编号，扬声器发出声响提示，数码显示选手号码。其他人再按键，系 统进行了优先锁存，不再响应，优先抢答选手的编号一直保持到主持人将系统清除为止，下 一次抢答开始。扩展功能：该电路具有犯规报警功能。当主持人未按下开关开始抢答前，参赛选手若按下开关，则抢答系统发出蜂鸣声报警并显示犯规组别。（二）抢答器工作流程抢答器的基本工作原理:在抢答竞赛或呼叫时，有多个信号同时或不同时送入主电路中，抢答器内部的寄存器工作，并识别、记录第一个号码，同时内部的定时器开始工作，记录有 关时间并产生超时信号。在整个抢答器工作过程中，显示电路、语音电路等还要根据现场的 实际情况向外电路输出相应信号。抢答器的
11、工作流程分为、系统复位、正常流程、犯规流程 等几部分，如图 2 所示。加载程序运行行 开始开始数码管显示 30 开始抢按时间倒计时开始前有选手抢按显示犯规选手号码并伴有语音报警倒计时结 束， 超时有选手 抢按显示FFF显示选手号码，倒计时时间,语音报警，答 题,答题时间 倒计时正常流程犯规流程若超过答题时间，则数码管示00答题完根据选手表现由主持人加分图 2 抢答器工作流程（三）抢答器各部分电路1、 抢答器鉴别模块：在这个模块中主要实现抢答过程中的抢答功能，并且能实现当有一路抢答按键按下时， 该路抢答信号将其余个绿抢答封锁的功能。在这个模块输入端有 WARN 输入(以时间控制系统 的 WARN
12、 输出信号为信号源)、一个和“时间控制系统”公用的 CLEAR 端、6 人抢答输入信号 端 S0,S1,S2,S3，S4，S5 和有一个时钟信号端 CLK，这个时钟信号是个高频信号，用以扫描 S0，S1，S2，S3 是否有信号输入。输出端有对应于 S0，S1，S2，S3，S4，S5 编号的 6 个指 示灯 LED 和 4 线 2 进制输出端 STATES（用于锁存当前的状态） ，还有一个 STOP 端用于指示 S0,S1,S2,S3，S4，S5 按钮状态（控制计时器停止） 。 在此模块中高频时钟信号一直作用，此时，若主持人按下 CLEAR 即为开始抢答信号，所 有输出端都自动清零。在有效时间范
13、围（N 秒）内只要有人抢答，STOP 就有高电平输出至 “时间控制系统”的 STOP 端以控制倒计时的停止，并且对应的 LED 指示灯点亮，STATES 锁 存输出到译码显示模块，用以显示优先抢答人的组号，并锁定输入端 S 以阻止系统响应其他 抢答者的信号。当有效时间到了之后还没有人抢答，则记时模块发出报警信号，同时反馈回 来给抢答鉴别模块，禁止选手在抢答。 2、译码模块：将抢答过程中锁存的 BCD 码转换成 7 段码用于 LED 的显示。 3、定时器模块：这个模块的输入端有时钟信号 CLK1、系统复位信号 CLEAR 和一个 STOP 输入信号；输出 端有秒时间状态显示信号高位 HIGH 和
14、低位 LOW，无人抢答时计时中止警报信号 WARN。这个模块中主要实现抢答过程中的计时功能，在抢答开始后进行 N 秒的倒计时，并且在 N 秒倒计时后无人抢答的情况下显示超时并输出信号至 WARN 报警，或者只要 N 秒内有人抢 答，由抢答鉴别模块输出的 STOP 信号控制停止计时，并显示优先抢答者的抢答时刻，输出 一个信号经 WARN 传至“抢答鉴别系统” ，锁存不再让选手抢答。 4、报警模块： 在这个模块中主要实现抢答过程中的报警功能，当主持人按下控制键，有限时间内（N秒内）有人抢答或是倒计时到了之后蜂鸣器开始报警，输出 SOUND 有效电平为高。若有选手 提前抢答或者延后抢答同时报警。 5
15、、显示模块： 由于试验箱的限制，附加了显示电路的设计。 6、计分模块：设置一个计分电路，每组开始设置 100 分，由主持人计分，答对一次加 10 分，答错一次 减 10 分。（四）单元电路元件设计1、抢答器鉴别模块 VHDL 程序及模块： 在这个模块中主要实现抢答过程中的抢答功能，并且能实现当有一路抢答按键按下时，该路 抢答信号将其余个绿抢答封锁的功能。在这个模块输入端有 WARN 输入(以时间控制系统的 WARN 输出信号为信号源)、一个和“时间控制系统”公用的 CLEAR 端、6 人抢答输入信 号端 S0,S1,S2,S3，S4，S5 和有一个时钟信号端 CLK，这个时钟信号是个高频信号，
16、用以扫 描 S0，S1，S2，S3，S4，S5 是否有信号输入。输出端有对应于 S0，S1，S2，S3，S4，S5编号的 6 个指示灯 LED 和 4 线 2 进制输出端 STATES （用于锁存当前的状态） ，还有一个 STOP 端用于指示 S0,S1,S2,S3,S4,S5 按钮状态（控制计时器停止） 。生成模块如图 3 所示。图 3 LOCK 模块图LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY LOCK ISPORT( CLK,CLEAR:IN STD_LOGIC;WARN:IN STD_LOGIC;S0,S1,S2,S3,S4,S5:IN STD_LOGIC;STATES:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);STOP:OUT STD_LOGIC;LED:OUT STD_LOGIC_VECTOR(5 DOWNTO 0); END LOCK; ARCHITECTURE ONE OF LOCK IS SIGNAL
