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1、5 锁存器和触发器5.1 双稳态存储单元电路5.2 锁存器5.3 触发器的电路结构和工作原理5.4 触发器的逻辑功能2、锁存器与触发器共同点： 具有 0 和 1两个稳定状态，一旦状态被确定，就能自行保持。一个锁存器或触发器能存储一位二进制码。不同点：锁存器 -对脉冲电平敏感的 存储电路，在特定输入脉冲电平作用下改变状态。触发器 -对脉冲边沿敏感 的存储电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。CP CP 教学基本要求1、掌握锁存器、触发器的电路结构和工作原理2、熟练掌握 SR触发器、 JK触发器、 D触发器及 T 触发器的逻辑功能3、正确理解锁存器、触发器的动态特性1、 时序逻辑电路
2、与锁存器、触发器：时序逻辑电路 :概述锁存器和 触发器 是构成时序逻辑电路的基本逻辑单元 。结构特征 :由组合逻辑电路和存储电路组成 ,电路中存在反馈。工作特征： 时序逻辑电路的工作特点是任意时刻的输出状态不仅与该当前的输入信号有关，而且与此前电路的状态有关。 5.1 双稳态存储单元电路5.1.1 双稳态的概念5.1.2 双稳态存储单元电路2、锁存器与触发器共同点： 具有 0 和 1两个稳定状态，一旦状态被确定，就能自行保持。一个锁存器或触发器能存储一位二进制码。不同点：锁存器 -对脉冲电平敏感的 存储电路，在特定输入脉冲电平作用下改变状态。触发器 -对脉冲边沿敏感 的存储电路，在时钟脉冲的上
3、升沿或下降沿的变化瞬间改变状态。CP CP 5.1 双稳态存储单元电路5.1.1 双稳态的概念反馈5.1.2 双稳态存储单元电路 Q端的状态定义为电路输出状态。电路有两个互补的输出端1. 电路结构 2、数字逻辑分析 电路具有记忆 1位二进制数据的功能。 如 Q = 1 如 Q = 01001 10110 03. 模拟特性分析 I1 = O2 O1 = I2图中两个非门的传输特性5.2.1 SR 锁存器5.2 锁存器5.2.1 D 锁存器5.2.1 SR 锁存器5.2 锁存器1. 基本 SR锁存器初态： R、 S信号作用前 Q端的状态， 初态 用 Q n表示。次态： R、 S信号作用后 Q端的状
4、态 次态 用 Q n+1表示。1) 工作原理R=0、 S=0 状态不变00若初态 Q n = 1101若初态 Q n = 001000无论初态 Q n为 0或 1，锁存器的次态为为 1态。 信号消失后新的状态将被记忆下来。01若 初态 Q n = 1101若初态 Q n = 0010010R=0、 S=1 置 1无论初态 Q n为 0或 1，锁存器的次态为 0态。 信号消失后新的状态将被记忆下来。10若 初态 Q n = 1110若初态 Q n = 0100101R=1 、 S=0 置 011 00S=1 、 R=1无论初态 Q n为 0或 1，触发器的次态 、 都为 0 。状态不确定约束条件
5、 : SR = 0当 S、 R 同时回到 0时，由于两个与非门的延迟时间无法确定，使得触发器最终稳定状态也不能确定。触发器的输出既不是 0态，也不是 1态3） 工作波形4）用与非门构成的基本 SR锁存器、 c.国标逻辑符号a.电路图 b.功能表不定10010100101不变11 不变Q约束条件 : S +R = 0 例 运用基本 SR锁存器消除机械开关触点抖动引起的脉冲输出。 2. 逻辑门控 SR锁存器电路结构国标逻辑符号简单 SR锁存器使能信号控制门电路2、工作原理S=0， R=0： Qn+1=QnS=1， R=0： Qn+1=1S=0， R=1： Qn+1=0S=1， R=1： Qn+1=
6、 E=1：E=0：状态发生变化。 状态不变Q3 = S Q4 = R的波形。 逻辑门控 SR锁存器的 E、 S、 R的波形如下图虚线上边所示，锁存器的原始状态为 Q = 0， 试画出 Q3、 Q4、 Q和 Q5.2.2 D 锁存器1. 逻辑门控 D锁存器国标逻辑符号逻辑电路图=SS =0 R=1D=0 Q = 0D=1 Q = 1E=0 不变E=1= DS =1 R=0D锁存器的功能表置 10111置 01001保持不变不变0功能QDE Q逻辑 功能2. 传输门控 D锁存器(c) E=0时(b) E=1时(a) 电路结构TG2导通，TG1断开TG1导通，TG2断开Q = D Q 不变(c) 工
7、作波形3. D锁存器的动态特性定时图 :表示电路动作过程中，对各输入信号的时间要求以及输出对输入信号的响应时间。 74HC/HCT373 八 D锁存器4. 典型集成电路74HC/HCT373的功能表工作模式 输 入 内部 锁 存器状 态输 出LE Dn Qn使能和 读锁 存器（ 传 送模式）L H L L LL H H H H锁 存和 读锁 存器L L L* L LL L H* H H锁 存和禁止 输出H 高阻H 高阻L*和 H*表示门控电平 LE由高变低之前瞬间 Dn的逻辑电平。5.3 触发器的电路结构和工作原理5.3.1 主从触发器5.3.2 维持阻塞触发器*5.3.3 利用传输延时的触发
8、器5.3.4 触发器的动态特性5.3 触发器的电路结构和工作原理1. 锁存器与触发器锁存器在 E的高 (低 )电平期间对信号敏感触发器在 CP的上升沿 (下降沿 )对信号敏感在 VerilogHDL中对 锁存器与触发器的描述语句是不同的5.3 触发器的电路结构和工作原理主锁存器与从锁存器结构相同1. 电路结构5.3.1 主从触发器TG1和 TG4的工作状态相同TG2和 TG3的工作状态相同2. 由传输门组成的 CMOS边沿 D触发器 工作原理：TG1导通， TG2断开 输入信号 D 送入主锁存器。TG3断开， TG4导通 从锁存器维持在原来的状态不变。 (1) CP=0时 :=1， C=0，Q
9、跟随 D端的状态变化，使 Q=D。 工作原理：(2) CP由 0跳变到 1 :=0， C=1，触发器的状态仅仅取决于 CP信号上升沿到达前瞬间的 D信号 TG3导通， TG4断开 从锁存器 Q的 信号送 Q端。TG1断开， TG2导通 输入信号 D 不能送入主锁存器。主锁存器 维持原态不变。 。2. 典型集成电路 74HC/HCT74 中 D触发器的逻辑图 74HC/HCT74的功能表LHHHHHLLHHQn+1DCPHHLLHLLHLHHLQDCP输 出输 入国标逻辑符号74HC/HCT74的逻辑符号和功能表具有直接置 1、直接置 0，正边沿触发的 D功能 触发器5.3.2 维持阻塞触发器1
10、. 电路结构与工作原理C置 0维持线响应输入 D和CP信号 根据 确定触发器的状态 4 CP = 0011DDG1 & C PQ1 & G2 G3 & & & G5 Q2 Q3 S R Q4 D G6 Q Q & 2、 工作原理 Qn+1=QnD 信号进入触发器 ,为状态刷新作好准备Q1 = DQ4= DD信号存于 Q44 当 CP 由 0 跳变为 101DDG1 & C PQ1 & G2 G3 & & & G5 Q2 Q3 S R GQ4 D G6 Q Q & 100DD在 CP脉冲的上升沿，触法器按此前 的 D信号刷新4 当 CP =1在 CP脉冲的上升沿到来瞬间使触发器的状态变化D信号不
11、影响 、 的状态， Q的状态不变G1 & C PQ1 & G2 G3 & & & G5 Q2 Q3 S R GQ4 D GQ Q & 101置 1维持线置 0 阻塞线11002. 典型集成电路 -74LS74 5.3.4 触发器的动态特性动态特性反映其触发器对输入信号和时钟信号间的时间要求，以及输出状态对时钟信号响应的延迟时间。 建立时间保持时间脉冲宽度传输延时时间传输延时时间保持时间 tH ：保证 D状态可靠地传送到 Q建立时间 tSU ： 保证与 D 相关的电路建立起稳定的状态，使触发器状态 得到正确的转换。最高触发频率 fcmax ：触发器内部都要完成一系列动作，需要一定的时间延迟，所以
12、对于 CP最高工作频率有一个限制。触发脉冲宽度 tW ：保证内部各门正确翻转。传输延迟时间 tPLH和 tPHL ：时钟脉冲 CP上升沿至输出端新状态稳定建立起来的时间5.4.1 D 触发器 5.4 触发器的逻辑功能5.4.2 JK 触发器 5.4.3 SR 触发器 5.4.4 D 触发器功能的转换 5.4.2 T 触发器 5.4 触发器的逻辑功能不同逻辑功能的触发器国际逻辑符号D 触发器 JK 触发器T 触发器 RS 触发器5.4.1 D 触发器 1. 特性表 Qn D Qn+10 0 00 1 11 0 01 1 12. 特性方程 Qn+1 = D 3. 状态图3.状态转换图翻 转1001
13、1111置 111010011置 000011100状 态 不 变01010000说 明Qn+1QnKJ1.特性表 2.特性方程5.4.2 JK 触发器 例 5.4.1 设下降沿触发的 JK触发器时钟脉冲和 J、 K信号的波形如图所示试画出输出端 Q的波形。设触发器的初始状态为 0。5.4.3 T触发器 特性方程 状态转换图特性表011101110000T逻辑符号 4. T触发器国际逻辑符号 特性方程时钟脉冲每作用一次，触发器翻转一次。 5.4.4 SR 触发器 1. 特性表 2. 特性方程3. 状态图Qn S R Qn+10 0 0 00 0 1 00 1 0 10 1 1 不确定1 0 0
14、 11 0 1 01 1 0 11 1 1 不确定SR=0（约束条件）5.3.4 D触发器功能的转换1.D 触发器构成 J K 触发器组合电路DKJQn+1 = D 2. D 触发器构成 T 触发器Qn+1 = D 组合电路DT3. D 触发器构成 T 触发器Qn+1 = D CPQ二分频 锁存器和触发器都是具有存储功能的逻辑电路，是构成时序电路的基本逻辑单元。每个锁存器或触发器都能存储 1位二值信息。 锁存器是对脉冲电平敏感的电路，它们在一定电平作用下改变状态。 触发器是对时钟脉冲边沿敏感的电路，它们在时钟脉冲的上升沿或下降沿作用下改变状态。 触发器按逻辑功能分类有 D触发器、 JK触发器、 T（ T）触发器和 SR触发器。它们的功能可用特性表、特性方程和状态图来描述。触发器的电路结构与逻辑功能没有必然联系。小 结
