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1、 1EDA 技术课程考试大纲 EDA 技术课程考试大纲 第一部分 考核说明 第一部分 考核说明 一、学习目的和任务 一、学习目的和任务 电子设计自动化(EDA)技术是九十年代电子信息技术发展的重要成果，它使大 规模集成电路的设计与制作进 入自动化阶段，是目前工业界广泛才应用的设计技 术，而未来电子电路设计将是 EDA 的时代。学习本课程的目 的是使学生：系统地 掌握 EDA 技术的基本概念和基本实践技能；具备通过可编程器件设计数字系统的 本领；具 备学习后续相关课程的能力。 通过本课程的学习使学生掌握可编程器 件、 EDA 开发系统软件、 硬件描述语言和电子线路设计与技能训练等 各方面知 识；
2、提高工程实践能力；学会应用 EDA 技术解决一些简单的电子设计问题。 电子设计自动化(EDA)技术是九十年代电子信息技术发展的重要成果，它使大 规模集成电路的设计与制作进 入自动化阶段，是目前工业界广泛才应用的设计技 术，而未来电子电路设计将是 EDA 的时代。学习本课程的目 的是使学生：系统地 掌握 EDA 技术的基本概念和基本实践技能；具备通过可编程器件设计数字系统的 本领；具 备学习后续相关课程的能力。 通过本课程的学习使学生掌握可编程器 件、 EDA 开发系统软件、 硬件描述语言和电子线路设计与技能训练等 各方面知 识；提高工程实践能力；学会应用 EDA 技术解决一些简单的电子设计问题
3、。 本课程主要任务是： 本课程主要任务是： 1、使学生掌握 EDA 开发工具 QUARTUSII 的常用工具的使用。 1、使学生掌握 EDA 开发工具 QUARTUSII 的常用工具的使用。 2、使学生掌握 EDA 设计流程及输入方法。 2、使学生掌握 EDA 设计流程及输入方法。 3、使学生掌握的硬件描述语言 VERILOG HDL 的基本应用。 3、使学生掌握的硬件描述语言 VERILOG HDL 的基本应用。 4、使学生掌握原理图输入、VERILOG HDL 文本输入等硬件设计方法。 4、使学生掌握原理图输入、VERILOG HDL 文本输入等硬件设计方法。 5、使学生掌握电路的仿真测试
4、和硬件测试的方法，验证实际设计电路的。 5、使学生掌握电路的仿真测试和硬件测试的方法，验证实际设计电路的。 二、教学内容及要求 二、教学内容及要求 总述： 总述： 1EDA 技术基本概念 EDA 技术的内涵、实现目标，综合的概念，自顶向下的 设计方法，EDA 与传统电子设计方法的比较。 1EDA 技术基本概念 EDA 技术的内涵、实现目标，综合的概念，自顶向下的 设计方法，EDA 与传统电子设计方法的比较。 2EDA 设计流程及工具 FPGA/CPLD 设计流程，ASIC 设计流程，常用的 EDA 工具，IP 核的概念，QUARTUS的使用。 2EDA 设计流程及工具 FPGA/CPLD 设计
5、流程，ASIC 设计流程，常用的 EDA 工具，IP 核的概念，QUARTUS的使用。 3VERILOG HDL 硬件描述语言 VERILOG HDL 程序的结构与要素（包括 VERILOG HDL 程序的基本结构、结构体、文字规则、数据类型、操作符等） ， VERILOG HDL 的基本语句（包括顺序语句和并行语句），VERILOG HDL 子程序， VERILOG HDL 程序库和包，VERILOG HDL 的描述风格。状态 机的设计方法。 3VERILOG HDL 硬件描述语言 VERILOG HDL 程序的结构与要素（包括 VERILOG HDL 程序的基本结构、结构体、文字规则、数据
6、类型、操作符等） ， VERILOG HDL 的基本语句（包括顺序语句和并行语句），VERILOG HDL 子程序， VERILOG HDL 程序库和包，VERILOG HDL 的描述风格。状态 机的设计方法。 具体内容： 具体内容： 第一章 概述 第一章 概述 教学内容： EDA 技术及其发展；EDA 技术实现目标；硬件描述语言 VERILOG HDL 介绍；VERILOG HDL 综合介绍；基于 VERILOG HDL 的自顶向下 设计方法； EDA 与传统电子设计方法的比较；EDA 的发展趋势。 教学内容： EDA 技术及其发展；EDA 技术实现目标；硬件描述语言 VERILOG HDL
7、 介绍；VERILOG HDL 综合介绍；基于 VERILOG HDL 的自顶向下 设计方法； EDA 与传统电子设计方法的比较；EDA 的发展趋势。 教学要求： 掌握：EDA 较传统电子设计方法的优越性。了解 EDA 技术及其发 展方向。 教学要求： 掌握：EDA 较传统电子设计方法的优越性。了解 EDA 技术及其发 展方向。 第二章 EDA 设计流程及其工具 第二章 EDA 设计流程及其工具 教学内容： FPGACPLD 设计流程；设计输入（原理图HDL 文本编辑） ； VERILOG HDL 综合流程学习（适配；时序仿真与功能仿真； 编程下载；硬件测试 等） ；ASIC 及其设计流程（A
8、SIC 设计方法；一般 ASIC 设计的流程） ；常用 EDA 工具（设 计输入编辑器；HDL 综合器；仿真器；适配器(布局布线器)；下载 器） QUARTUSII 概述；IP 核介绍。 教学内容： FPGACPLD 设计流程；设计输入（原理图HDL 文本编辑） ； VERILOG HDL 综合流程学习（适配；时序仿真与功能仿真； 编程下载；硬件测试 等） ；ASIC 及其设计流程（ASIC 设计方法；一般 ASIC 设计的流程） ；常用 EDA 工具（设 计输入编辑器；HDL 综合器；仿真器；适配器(布局布线器)；下载 器） QUARTUSII 概述；IP 核介绍。 教学要求： 熟练掌握：F
9、PGACPLD 设计流程；QUARTUSII 操作界面及熟练使 用。 掌握：EDA 设计流程中硬件设备的正确使用，从而能完成更多的实验和开发 项目。 了解：IP 核。 教学要求： 熟练掌握：FPGACPLD 设计流程；QUARTUSII 操作界面及熟练使 用。 掌握：EDA 设计流程中硬件设备的正确使用，从而能完成更多的实验和开发 项目。 了解：IP 核。 第三章 FPGA/CPLD 结构与应用 第三章 FPGA/CPLD 结构与应用 2教学内容： 简单 PLD 原理；CPLD 结构与工作原理；FPGA 结构与工作原理； FPGACPLD 测试技术；FPGA/CPLD 测试技 术； CPLD
10、和 FPGA 的编程与配置。 教学内容： 简单 PLD 原理；CPLD 结构与工作原理；FPGA 结构与工作原理； FPGACPLD 测试技术；FPGA/CPLD 测试技 术； CPLD 和 FPGA 的编程与配置。 教学要求： 掌握：FPGACPLD 测试技术；CPLD 和 FPGA 的编程与配置方法。 教学要求： 掌握：FPGACPLD 测试技术；CPLD 和 FPGA 的编程与配置方法。 了解：CPLD/FPGA 结构与工作原理。 了解：CPLD/FPGA 结构与工作原理。 第四章 VERILOG HDL 设计初步 第四章 VERILOG HDL 设计初步 教学内容： 多路选择器 VER
11、ILOG HDL 描述（2 选 1 多路选择器的 VERILOG HDL 描述；VERILOG HDL 相关语句说明；VERILOG HDL 设计的基本概念和语 句小 节） ；寄存器描述及其 VERILOG HDL 语言现象（D 触发器 VERILOG HDL 描述；D 触发器 VERILOG HDL 描述的语言现象说明；实现 时序电路的 VERILOG HDL 不同 表达方式；异步时序电路设计；VERILOG HDL 设计基本概念和语言现象小节） 1 位二进制全加 ； 器的 VERILOG HDL 设计（半加器描述和 CASE 语句；全加器描 述和例化语句） ；VERILOG HDL 文本输
12、入设计方法初步（编辑输入并保存 VERILOG HDL 源文件；将当前设计设定为工程；选择 FPGA/CPLD 器件，编译、综合 和排错；时序仿真；硬件测试） 。 教学内容： 多路选择器 VERILOG HDL 描述（2 选 1 多路选择器的 VERILOG HDL 描述；VERILOG HDL 相关语句说明；VERILOG HDL 设计的基本概念和语 句小 节） ；寄存器描述及其 VERILOG HDL 语言现象（D 触发器 VERILOG HDL 描述；D 触发器 VERILOG HDL 描述的语言现象说明；实现 时序电路的 VERILOG HDL 不同 表达方式；异步时序电路设计；VER
13、ILOG HDL 设计基本概念和语言现象小节） 1 位二进制全加 ； 器的 VERILOG HDL 设计（半加器描述和 CASE 语句；全加器描 述和例化语句） ；VERILOG HDL 文本输入设计方法初步（编辑输入并保存 VERILOG HDL 源文件；将当前设计设定为工程；选择 FPGA/CPLD 器件，编译、综合 和排错；时序仿真；硬件测试） 。 教学要求： 熟练掌握： 理解掌握 VERILOG HDL 硬件描述语言的基本语句； 4 选 1 多路选择器的 VERILOG HDL 描述程序设计； 触发器 VERILOG HDL 描述程 序设计。 掌握：同步时序电路设计，全加器描述和例化语
14、句。 了解：异步时序电 路设计。 教学要求： 熟练掌握： 理解掌握 VERILOG HDL 硬件描述语言的基本语句； 4 选 1 多路选择器的 VERILOG HDL 描述程序设计； 触发器 VERILOG HDL 描述程 序设计。 掌握：同步时序电路设计，全加器描述和例化语句。 了解：异步时序电 路设计。 第五章 VERILOG HDL 设计进阶 第五章 VERILOG HDL 设计进阶 教学内容： 4 位加法数器的 VERILOG HDL 描述；不同工作方式的时序电路设 计；双向电路和三态控制电路设计；进程语句结构；仿真。 教学内容： 4 位加法数器的 VERILOG HDL 描述；不同工
15、作方式的时序电路设 计；双向电路和三态控制电路设计；进程语句结构；仿真。 教学要求： 掌握：4 位加法数器的 VERILOG HDL 描述。 了解：进程语句结 构。 教学要求： 掌握：4 位加法数器的 VERILOG HDL 描述。 了解：进程语句结 构。 第六章 原理图输入设计方法 第六章 原理图输入设计方法 教学内容： 1 位全加器设计向导；2 位十进制数字频率计设计（设计有时钟 使能的两位十进制计数器；频率计主结构电路设 计；测频时序控制电路设计；频 率计顶层电路设计） ；设计项目的其他信息和资源配置；参数可设置 LPM 兆功能 块（基于 LPM_COUNTER 的数控分频器设计；基于
16、LPM_ROM 的 4 位乘法器设 计） ；波形输入设计方法。 教学内容： 1 位全加器设计向导；2 位十进制数字频率计设计（设计有时钟 使能的两位十进制计数器；频率计主结构电路设 计；测频时序控制电路设计；频 率计顶层电路设计） ；设计项目的其他信息和资源配置；参数可设置 LPM 兆功能 块（基于 LPM_COUNTER 的数控分频器设计；基于 LPM_ROM 的 4 位乘法器设 计） ；波形输入设计方法。 教学要求： 熟练掌握：1 位全加器原理图输入设计；参数可设置 LPM 兆功能 块的设计方式。 掌握：2 位十进制数字频率计设计；波形输入设计方法。 了解： 设计项目的其他信息和资源配置 教学要求： 熟练掌握：1 位全加器原理图输入设计；参数可设置 LPM 兆功能 块的设计方式。 掌握：2 位十进制数字频率计设计；波形输
