《宽范围全数字逐次逼近寄存器延时锁定设计》由会员分享，可在线阅读，更多相关《宽范围全数字逐次逼近寄存器延时锁定设计（46页珍藏版）》请在金锄头文库上搜索。
1、摘要摘要随着半导体工艺的快速发展，芯片中集成的C M O S 晶体管数量已经多达2 3亿个，向着系统芯片发展。系统芯片对工作频率的要求也越来越高，在工作频率已经达到吉赫兹的时代，时钟偏差无疑成为其前进路上的绊脚石。延时锁定环被广泛地用在各类集成电路中，以期望最大限度地减少时钟偏差。目前全数字延时锁定环主要分为三类，分别为移位寄存器延时锁定环、计数器延时锁定环和逐次逼近寄存器延时锁定环。逐次逼近寄存器延时锁定环因其锁定速度快被备受设计人员的青睐。传统逐次逼近寄存器延时锁定环虽然锁定速度快，但是由于其采用了差分式延时单元，即使数据从快速传输路径传输，也存在着一个固定的延时，并且数据从慢速传输路径和
2、快速传输路径所用的时间差不是很大，使得传统逐次逼近寄存器延时锁定坏存在着锁定范围窄的缺点；同时，差分式延时单元采用了定制的电容元件，使得其设计不方便。本论文研究的重点是在传统逐次逼近寄存器延时锁定环的基础上，采用标准逻辑门搭建延时单元，相比较于差分延时单元，设计方便，并且延时变化范围大，使改进后的逐次逼近寄存器延时锁定环具有很宽的锁定范围。本论文合理地选用电子设计自动化工具搭建实现平台，采用中芯国际集成电路制造公司的C M O S0 1 8 p mI P 6 M 工艺在该平台上实现了改进后的宽范围全数字逐次逼近寄存器延时锁定环。在典型情况下，利用仿真器H S I M 对改进后的宽范围全数字逐次
3、逼近寄存器延时锁定环的晶体管级电路进行了仿真，结果表明改进后的宽范围全数字逐次逼近寄存器延时锁定环的锁定范围在2 0 0 M H z 到6 7 0 M H z 之间，达到了改进目标。关键字：时钟偏差，全数字延时锁定环，逐次逼近寄存器，宽范围A b s t r a c tA bs t r a c tW i t ht h er a p i dd e v e l o p m e n to fs e m i c o n d u c t o rt e c h n o l o g y , t h eC M O St r a n s i s t o r sw h i c hc a nb ei n t e g
4、 r a t e di nac h i ph a s 觞m a n ya s2 3b i l l i o n a n da sar e s u l t ，t h ei n t e g r a t e dc i r c u i tc h i pi sd e v e l o p i n gt o w a r dt h es y s t e m o n - c h i p ( S o C ) 。T h eS o Ch a sm o r ea n dm o r eh i g h r e q u i r e m e n t si nt h ew o r k i n gf r e q u e n c y
5、。U n d o u b t e d l y ，i nt h ea g eo ft h eg i g a h e r t zw o r k i n gf r e q u e n c y ，t h ec l o c ks k e wh a sb e c o m eab o t t l e n e c ko fS o Cd e v e l o p m e n t 。D e l a y - l o c k e dl o o p s ( D L L s ) h a v eb e e nw i d e l ya d o p t e di nav a r i e t yo fi n t e g r a t
6、 e dc i r c u i tc h i p st om i n i m i z et h ec l o c ks k e w A tp r e s e n t ，a l ld i 舀t a ld e l a y - l o c k e dl o o p sC a nb ed i v i d e di n t ot h r e ek i n d s ：R e g i s t e r - c o n t r o l l e dD e l a y - L o c k e dL o o p ( R D L L ) 、C o u n t e r - c o n t r o l l e dD e l
7、 a y - L o c k e dL o o p ( C D L L ) a n dS u c c e s s i v eA p p r o x i m a t i o nR e g i s t e r - c o n t r o l l e dD e l a y L o c k e dL o o p ( S A R D L L ) S A R D L Li sp a i dm o r ea t t e n t i o n sf o ri t ss h o r t 盯l o c kt i m e H o w e V 盯，d u et ot h ec o n v e n t i o n a I
8、S A R D L La d o p t i n gd i f f e r e n t i a ls i g n a ld e l a yc e l l ，i th a sav e r yn a r r o wr a n g eo fw o r k i n gf r e q u e n c y M e a n w h i l e ，i ti sn o tr e a l i z e du s i n gd i g i t a ld e s i g nf l o wb e c a u s eo ft h ec u s t o m i z e dc a p a c i t y O nt h eb a
9、 s i so fc o n v e n t i o n a lS A R D L L ，ai m p r o v e dw i d e - r a n g eS A R D L Li sp r e s e n t e di nt h i sp a p e rb yu s i n gt h es t a n d a r dl o g i cg a t et oc o n s t r u c tt h ed e l a yc e l l s W ec h o s et h eE D At o o l st oc o n s t r u c ta ni m p l e m e n t a t i
10、o np l a t f o r mr e a s o n a b l y ，a n dU S et h eS M I CC M O SO 18 p r oIP 6 Mp r o c e s st oi m p l e m e n tt h ei m p r o v e da l l d i 酉t a lS A R D L L U n d e rt h et y p i c a ls i t u a t i o n , t h ei m p r o v e dS A R D L Lh a sb e e ns i m u l a t e di nt r a n s i s t o rl e v
11、e lu s i n gH S I Ms i m u l a t o r , a n dt h es i m u l a t i o nr e s u l t ss h o wt h a tt h el o c k e dr a n g ei sf r o m2 0 0 M H zt o6 7 0 M H z K e yw o r d s ：c l o c ks k e w ，a l l - d i g i t a ld e l a y 1 0 c k e dl o o p ，s u c c e s s i v ea p p r o x i m a t i o nr e g i s t e r
12、 ，w i d e - r a n g e第一章绪论1 1 研究背景及意义第一章绪论1 9 7 5 年I n t e l 公司的创始人之一摩尔( M o o r e ) 对集成电路( i n t e g r a t e dC i r c u i t ，I C ) 未来的发展作了进一步的预测，提出了摩尔定律。时至今日，集成电路0 c )的发展一直遵循着摩尔定律【。随着C M O S 工艺的快速发展，特征尺寸已经进入纳米水平，芯片的集成度越来越高，一个C M O S 芯片上可以集成的晶体管数量已经达到了2 3 亿个【2 】，构成系统芯片( S y s t e mo nC h i p ，S o C
13、) 。这种情况下，芯片的输入时钟驱动器在驱动芯片时，在内部时钟和外部时钟之间将有可能产生不确定的时钟延时，这样就会导致数据在系统芯片中传输时，芯片的内部时钟与芯片的外部时钟之间发生不同步现象，这就是所谓的时钟偏差问题。在一个比较大的电路板上，不同的芯片到时钟发生器之间的路径的长度彼此也会不同，因此时钟偏差也会不可避免的存在：同样的问题也会发生在通过电缆线连接起来多电路板系统中。近几年半导体工艺技术发展迅速，工作在几百兆赫兹的现代数字系统已经发展了很多年，因为越来越多的集成电路芯片集成到一个电路板上，时钟偏差问题不容置疑地成为限制高性能系统快速发展的主要原因之一【3 1 。时至今日，数字集成电路
14、j 下在向系统芯片的方向发展，系统芯片的最高工作频率已经可以达到吉赫兹，时钟偏差问题也越发地成为了实现高速度、低功耗数字系统的最大的限制因素之一【4 】，尤其是各种低功耗技术的发展和应用，给大规模的集成系统芯片中实现最小的时钟偏差的时钟分布提出了新的要求，同时时钟分布也是一个全新的挑战。解决时钟偏差问题，不仅可以提高系统芯片( S O C ) 或者微处理器的性能，而且可以避免系统芯片在数据读取时出错。为了解决数字系统芯片和微处理器中的时钟偏差的问题，早在2 0 世纪术，延时锁定环( D e l a y 1 0 c k e dl o o p ，D L L ) 就已经被设计出来。延时锁定环的基本思
15、想主要是在参考时钟和输出时钟之间逐个地插入“延时单元”，直到参考时钟和输出时钟的两个时钟上升沿对齐，接下来延时锁定环就进入了“锁定”状态，系统以后保持这种锁定状态不变，从而实现输出宽范n 爿伞数，逐次逼近寄存器延时锁定环时钟信号和参考时钟信号相位上的同步，延时锁定环的可调延时线部分的工作就是负责逐个地插入延时单元【5 1 。延时锁定坏的主要工作是使得用在不同电路模块或者系统间的周期性时钟或者信号在相位上达到同步，防止不同模块或者系统问因时钟偏差( C l o c kS k e w ) 而造成在读取数据时出现与预期数据不同的错误【矾。如图1 1 所示。参考时钟- 叫可调延时线卜_输出时钟图1 1
16、 可调延时线产生延时F i 9 1 1d e l a yI i n e延时锁定环的基本电路结构【6 l 如图1 2 所示，由可调延时线( D e l a yL i n e ) 、鉴相器( P h a s eD e t e c t ) 和控制逻辑电路( C o n t r o lU n i t ) 组成一个负反馈环路，这也是为什么该电路取名为延时锁定环的原因所在。图1 2 延时锁定环的基本电路架构F i g 1 2T h eb l o c kd i a g r a mo fd e l a y - l o c k e dl o o p延时锁定电路的工作原理如图1 3 ，当输入时钟信号C L K I N 经过可调延时线后，会产生一个可能和输入时钟信号相位不同的输出时钟信号C L K o U T 。把输入时钟信号C L K I N 和经过可调延时线产生的输出时钟信号C L K o U T起输入到鉴相器中并做比较，比较的结果必然是领先( 1 e a d ) 、落后( 1 a g ) 和锁定( 1 0 c k ) 三个结果中的一个结果。控
