《时序逻辑—时序元件（锁存器和触发器）》由会员分享，可在线阅读，更多相关《时序逻辑—时序元件（锁存器和触发器）（24页珍藏版）》请在金锄头文库上搜索。
1、1课程代码：课程代码：课程代码：课程代码：0083004000830040第六章 时序逻辑 时序元件（锁存器和触发器）佟冬 Microprocessor R&D Center http:/ = 0R = 1S = 1S = 0Q(a)Q RRSS QN1N2(c)Q RS QQQRSQQRS(d)(e)2003年4月4日3数字逻辑时序电路（二）课程回顾：SR锁存器的时序图(a)SRQSetResetIllegal inputsUnknown valuesQSet(b)SRQSetResetIllegal inputsUnknown valuesQSet2003年4月4日4数字逻辑时序电路（二）
2、课程回顾：SR锁存器的激励表和特征方程SRQQ*(a)Excitation inputsPresent stateNext state0 0 0 0 1 1 1 10 0 1 1 0 0 1 10 1 0 1 0 1 0 10 1 0 0 1 1 No changeResetSetNot allowedQSR000011110RQ0-110-1S0110010dd0(b)SR01(c)Q* = S + RQ特征方程：?Q现态，Q*次态2003年4月4日5数字逻辑时序电路（二）门控(gated) SR锁存器?C 控制端（使能端口）(a)C* RSCRSRQQ(b)(c)QQC*SSCRSRQQS
3、CRSCRQQ(d)2003年4月4日6数字逻辑时序电路（二）激励表和特征方程Excitation inputsS RNext state Q*0 0 1 1 1 1 1 1 1 10 0 0 0 1 1 1 1Enable inputs C0 0 1 1 0 0 1 10 1 0 1 0 1 0 1 0 10 1 0 1 0 0 1 1 HoldNo changeResetSetNot allowedPresent state Q1101010dd, 10d0dd, 1d0(a)(b)CSR01Q* = SC + R Q + C Q2003年4月4日7数字逻辑时序电路（二）D锁存器(Dela
4、y latch, D latch)?存储数据(b)QQDCSRSR latch(c)QQDCSRSR latchDCQQ(a)2003年4月4日8数字逻辑时序电路（二）D锁存器特征Excitation input DNext state Q*0 0 1 1 1 1Enable input C0 0 1 10 1 0 1 0 10 1 0 0 1 1HoldStore 0Store 1Present state Q11100d, 100d, 11(a)(b)CD01Q* = DC + C Q2003年4月4日9数字逻辑时序电路（二）D锁存器时序图QDCEnabledHoldEnabledHold
5、Enabled2003年4月4日10数字逻辑时序电路（二）D锁存器的时序限制?建立时间(setup time, tsu)?在使能信号变化前前，激励信号必须保持的一 段时间。?保持时间(hold time, th)?在使能信号变化后后，激励信号必须保持的一 段时间。?最小脉冲宽度(tw)：?为保证状态的稳定，使能信号需要的最小脉 冲宽度。2003年4月4日11数字逻辑时序电路（二）D锁存器的时序约束tw Minimum enable pulse widthQDCD may not changeSetup time violationHold time violationtsu (setup)ts
6、uUnknown stateth (hold)th2003年4月4日12数字逻辑时序电路（二）74LS75 D锁存器CDCQQQ*(a)DCQQDCQQ(b)(c)DCQQDC(d)001010Dt2003年4月4日13数字逻辑时序电路（二）74LS75的传输延迟和时序约束2003年4月4日14数字逻辑时序电路（二）74116 无冒险D锁存器DCQDCQC1C2PRE (or S)CLR (or R)Q(c)DQQ(d)1111(a)QDC1111(b)Q* = DC + C Q + DC2003年4月4日15数字逻辑时序电路（二）?SR锁存器?门控SR锁存器?D锁存器DCQQ锁存器总结SRQ
7、QN1N2Q* = S + R QC* RQQC*SSCRQQDCSRSR latchSCRQQQ* = SC + R Q + C QQ* = DC + C QQQSR2003年4月4日16数字逻辑时序电路（二）锁存器的总结?优点：?速度比较快?采用的门比较少?缺点：?不太安全?容易产生组合回路?进而产生震荡和不确定状态?如何解决不稳定的问题？?采用同步时钟(clock)2003年4月4日17数字逻辑时序电路（二）6.4 触发器?时钟(clock)上升沿高脉冲下降沿低脉冲 t边沿触发(edge-triggered)触发器 脉冲触发(pulse-triggered)触发器2003年4月4日18数
8、字逻辑时序电路（二）6.4.1 主从SR触发器SCRSCRSCRQMMasterSlave(c)(d)MasterSlaveQMFlip-flop output can changetsu (setup)S and R may not changetw C low pulse width (master enabled)tw C high pulse width (slave enabled)Qgatedholdgatedholdgatedholdgatedholdholdgatedholdgatedholdgatedholdgatedth (hold)SCRQQQQSCRQQSCRQQ(a)
9、(b)(clock)2003年4月4日19数字逻辑时序电路（二）特征方程和激励表RCQQ*0 0 1 10 1 0 10 1 0 0No changeReset10010d0d(b)SR01S0 0 0 0 0 0 1 10 1 0 11 1 Set(a)1 1 1 1Not allowedQ* = S + R Q2003年4月4日20数字逻辑时序电路（二）6.4.2 主从D触发器DCMasterSlaveQM DCQQQQDCQQDCQQ(a)(b)(clock)2003年4月4日21数字逻辑时序电路（二）主从D触发器的特性MSDCQQ*0 0 1 10 1 0 10 0 1 1Store
10、0Store 1(a) (b)(c)DQMEnabled:MSMSMSMQ = QSC10D1001Q* = D2003年4月4日22数字逻辑时序电路（二）6.4.3 主从JK触发器?在SR锁存器和触发器中，S=1且R=1不被容许。?在JK触发器中，J = S，K = R，当J = 1 且K = 1 时，JK触发器产生状态翻转状态翻转状态翻转状态翻转( (toggletoggle) )KCQQ*0 0 1 10 1 0 10 1 0 0HoldReset1dd10dd0(b)JR01J0 0 0 0 0 0 1 10 1 0 11 1 1 0Set(a)1 1 1 1ToggleQJK00001111001K0111001JQ(c)Q* = K Q + JQ 2003年4月4日23数字逻辑时序电路（二）主从JK触发器结构DCQQJCKQQKJCQ*QQKQJQ(a)(b)2003年4月4日24数字逻辑时序电路（二）7476 双脉冲触发JK触发器JCK(a)QQ(b)PRECLR1PRE2PRE1CLK1CLR2CLK2CLR1 K1J2J1K1JSRC11Q1Q2Q2Q(2)(4)(1)(16)(3)(7)(9)(6)(12)(8)(15)(14)(11)(10)2 KQQ76
