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1、值保持器的硬件建模值保持器的硬件建模硬件中有 3 种基本的值保持器：1. 连线2. 触发器（边沿触发的存储元件）3. 锁存器（电平敏感的存储元件）Verilog HDL 中的变量即可以是网线数据类型的，也可以是寄存器数据类型的。综合时， 会把网线数据类型的变量映射成硬件中的连线，而寄存器变量则要根据其被赋值的上下文 环境来确定是映射成连线还是映射成存储元件（触发器或锁存器）。在 Verilog HDL 的整个仿真运行过程中，寄存器变量一直保持自己的值，因而把它推导成存储器。但是，这对于综合来说太笼统了，下例中的变量仅仅用作临时变量，因而没有必要将其映射成存储元件。module test1(ia
2、,ib,ic,oq );input ia;input ib;input ic;output oq;wire ia,ib,ic;reg t,oq;always (ia or ib or ic)begint = ia oq = t | ic;endendmodule 所生成的逻辑电路如图：如图，reg 型变量 t 及 oq 都没有被推导成存储元件。但是如果变量 t 在赋值前就被引用了，情况会怎么样了？ always (ia or ib or ic)beginoq = t | ic;t = ia end此时，综合器可能会发出一条警告：Warning (10235): Verilog HDL Alwa
3、ys Construct warning at test1.v(18): variable “t“ is read inside the Always Construct but isnt in the Always Constructs Event Control表示变量 t 的值在 Always 语句里被引用了，但是 t 却不在该 Always 语句的事件控制列表当中被明确列出。因为 t 在赋值前就被引用了，在重复执行 Always 语句的过程中 t 不得不保持其值，所以它被推导成存储器。不过，这还不足以明确如何把 t 构造成锁存器，因为 t 未在任何条件的控制下被赋值。此时，综合器可能无法为其建立锁存器，而再次生成如下电路：为了使 Veilog HDL 模型与综合出的网表功能一致，t 也必须加入到 Always 语句的事件列表中去，此时警告消失。always (ia or ib or ic or t)beginoq = t | ic;t = ia end
