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1、设计中心第七讲时序逻辑电路设计电子设计自动化技术设计中心Recall: Sequential Logic Sequential Logic if Outputs at a specified time are a function of the inputs at that time and at all preceding times All sequential circuits must include one or more registers e.g. State Machine, Counters, Shift Register and ControllersOutputs dep
2、ends on inputs and previous outputRegister is used to hold the previous value设计中心基本概念 时钟信号、复位控制信号 时钟边沿描述 触发器的同步和非同步复位 常见时序逻辑元件实例设计中心时钟信号描述时钟作为敏感信号的描述方式PROCESS (clk) BEGIN END PROCESS;设计中心 时钟边沿的描述clk=1clkEVENTclkclk LAST_VALUE=0时钟上升沿clkEVENT AND clk = 1 RISING_EDGE(clk) If clkEVENT AND clk = 1 then I
3、f RISING_EDGE(clk) then设计中心clkEVENT clk=0clk LAST_VALUE=1clkclkEVENT AND clk = 0 FALLING_EDGE (clk) 时钟下降沿时钟边沿的描述If clkEVENT AND clk = 0 then If FALLING_EDGE (clk) then设计中心触发器设计D QCLKLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY dff1 ISPORT (clk，d : IN STD_LOGIC;q : OUT STD_LOGIC); END dff1;第一步：端口
4、？实体设计设计中心ARCHITECTURE rtl OF dff1 IS BEGINPROCESS（clk,d）BEGINIF (clkEVENT AND clk=1) THENq = d;END IF;END PROCESS； END rtl; dclkq x x 0 10 1 保持 保持 0 1第二步：算法？构造体设计D触发器描述一设计中心D触发器描述二ARCHITECTURE rtl 0F dff1 IS BEGINPROCESS （clk,d）BEGINIF rising_edge (clk) THENq=d;END IF;END PROCESS： END rtl ;设计中心作 业设计
5、一个下降沿起作用的D触发器ARCHITECTURE rtl OF dff1 IS BEGINPROCESS（clk,d）BEGINIF (clkEVENT AND clk=0) THEN- IF fallinging_edge (clk) THENq = d;END IF;END PROCESS； END rtl;设计中心复位信号 同步复位当复位信号有效且在给定的 时钟边沿到来时，触发器才 被复位 异步复位一旦复位信号有效，触发器 就被复位 D QENACLRN设计中心同步复位描述方法异步复位描述方法PROCESS (clk) BEGINIF (clkEVENT AND clk = 1) TH
6、ENIF (clr = 0) THEN - 初始状态赋值语句ELSE - 时序电路语句 END IF;END IF; END PROCESS;PROCESS (clk, clr) BEGINIF (clr = 0) THEN - 初始状态赋值语句ELSIF (clkEVENT AND clk = 1) THEN - 时序电路语句 END IF; END PROCESS;设计中心同步复位D触发器PROCESS（clk,clr,d） BEGINIF (clkEVENT AND clk1）THENIF (clr1）THENq0;ELSEqd;END IF;END IF; END PROCESS; D
7、 QCLKCLR设计中心异步复位D触发器PROCESS（clk, clr,d） BEGINIF（clr0）THENq = 0;ELSIF (clkEVENT AND clk=1) THENq = d; END IF; END PROCESS; D QCLKCLR设计中心LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY dff3 ISPORT (clk, d, clr, set : IN STD_LOGIC;q : OUT STD_LOGIC); END dff3; ARCHITECTURE rtl OF dff3 IS BEGINPROCESS
8、 (clk, set, clr,d)BEGINIF (set=0)THEN - set的优先级最高q=1;ELSIF (clr=0)THEN - clr的优先级次高q=0;ELSIF (clkEVENT AND clk=1)THEN - clk的优先级最低 q=d;END IF;END PROCESS; END rtl;异步复位/置位D触发器D QCLR CLK Sclrdqclkset设计中心同步复位D触发器dclr同步复位D触发器D QCLKclkqLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY dff4 IS PORT(clk,clr,
9、d : IN STD_LOGIC;q : OUT STD_LOGIC); END dff4; ARCHITECTURE rtl OF dff4 IS BEGIN PROCESS(clk,clr,d) BEGIN IF (clkEVENT AND clk=1)THEN - 时钟上升沿触发IF (clr=0)THEN - 同步复位，clr=0有效 q=0;ELSE q=d;END IF; END IF; END PROCESS; END rtl;设计中心T触发器的设计 第一步：端口？实体设计LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY tff1
10、 IS PORT(clk,t : IN STD_LOGIC;q : OUT STD_LOGIC); END tff1; T Qclkclktq设计中心tclkq 0 0 1 1x x 保持 保持 保持 翻转第二步：算法？构造体设计 ARCHITECTURE rtl OF tff1 IS SIGNAL q _temp : STD_LOGIC; BEGINPROCESS (clk,t)BEGINIF (clkEVENT AND clk=1)THEN - 时钟 上升沿触 发IF (t = 1)THEN q _temp = NOT q _temp ; - q _temp翻转ELSE q _temp =
11、 q _temp ;END IF;END IF; END PROCESS; Q=q _temp ; End rtl;设计中心寄存器设计1、锁存器设计2、移位寄存器设计设计中心 8bit锁存器设计LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY register8 IS PORT(clk,reset : IN STD_LOGIC;d : IN STD_LOGIC_VECTOR(7 DOWNTO 0);q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END register8; ARCHITECTURE rtl OF r
12、egister8 IS SIGNAL q_temp : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN PROCESS(clk) BEGINIF (reset=0) THENq _temp = “00000000” ;ELSIF (clkEVENT AND clk=1)THEN - 时钟上升沿触发q _temp = d ; END IF; END PROCESS; q = q_temp ; - 输出 END rtl;设计中心所谓谓移位功能就是指寄存器里面存储储的代码码能够够 在时钟时钟 的作用下进进行依次左移或者右移。移位寄存器的设计设计中心移位寄存器设计设计PROCE
13、SS (clk)BEGINIF rising_edge(clk) THENtemp(5)=data_in;temp(4 DOWNTO 0)=temp(5 DOWNTO 1); END IF; END PROCESS;设计中心 How Many Registers?ENTITY reg1 ISPORT ( d, clk : in STD_LOGIC;q : out STD_LOGIC); END reg1; ARCHITECTURE reg1 OF reg1 ISSIGNAL a, b : STD_LOGIC; BEGINPROCESS (clk)BEGINIF rising_edge(clk)
14、 THENa = d;b = a;q = b;END IF;END PROCESS; END reg1;设计中心How Many Registers? Signal Assignments inside the IF-THEN statement that checks the clock condition infer registers.D QENACLRND QENACLRND QENACLRNdbaqclkclkclk设计中心计计数器 计计数器是数字系统统中使用最多的时时序逻辑电逻辑电 路。其基本功能 是记忆时钟记忆时钟 脉冲的个数，它是用几个触发发器的状态态，按照一定 规规律随时钟变
15、时钟变 化来记忆时钟记忆时钟 的个数。同步计数器 异步计数器 同步计计数器是指在时钟时钟 脉冲(clk)的控制下，构成计计数 器的各触发发器状态态同时发时发 生变变化的计计数器。异步计计数器就是指构成计计数器的低位计计数触发发器输输出 作为为相邻邻高位计计数触发发器的时钟时钟 信号，这样这样 逐级级串行连连接 起来的一类计类计 数器。设计中心1、同步计数器 最简单简单 的4位同步计计数器 (Quartus II综综合的实际电实际电 路图图)LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY count ISPORT(clk:IN STD_LOGIC;qa,qb,qc,qd:OUT STD_LOGIC); END count; ARCHITECTUR
