《Quartus常见错误》由会员分享，可在线阅读，更多相关《Quartus常见错误（11页珍藏版）》请在金锄头文库上搜索。
1、Quartus 常见错误1：看看警告：it conflicts with Quartus II primitive name，实体名和实体名和QUARTUSQUARTUS 的保留字冲突的保留字冲突，楼主把实体名改一下就行了。有很多这种名字都不能乱起的 比如比如 or2or2 and2and2 啥的。啥的。为什么还提示为什么还提示“Error:Error: Top-levelTop-level designdesign entityentity “and2“and2“ isis undefinedundefined”library ieee; use ieee.std_logic_1164.al
2、l;entityentity and2 isis port(a,b:in std_logic;yut std_logic);end and2;architecture and2_1 of and2 isis begin y on register “ 原因：vector source file 中时钟敏感信号（如：数据，允许端，清零， 同步加载等）在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化 的。其后果为导致结果不正确。 措施：编辑 vector source file 2.Verilog HDL assignment warning at : truncated with siz
3、e to match size of target ( 原因:在 HDL 设计中对目标的位数进行了设定,如:reg4:0 a;而默认为 32 位,将位数裁定到合适的大小 措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定 的位数 3.All reachable assignments to data_out(10) assign 0, register removed by optimization 原因:经过综合器优化后，输出端口已经不起作用了 4.Following 9 pins have nothing, GND, or VCC driving datain port
4、- changes to this connectivity may change fitting results 原因:第 9 脚，空或接地或接上了电源 措施:有时候定义了输出端口，但输出端直接赋0，便会被接地，赋 1接电源。如果你的设计中这些端口就是这样用的，那便可以不理会这些 warning 5.Found pins ing as undefined clocks and/or memory enables 原因:是你作为时钟的 PIN 没有约束信息。可以对相应的 PIN 做一下设定就 行了。主要是指你的某些管脚在电路当中起到了时钟管脚的作用，比如 flip- flop 的 clk 管脚
5、，而此管脚没有时钟约束，因此 QuartusII 把“clk”作为未定 义的时钟。 措施:如果 clk 不是时钟，可以加“not clock”的约束；如果是，可以在 clock setting 当中加入；在某些对时钟要求不很高的情况下，可以忽略此警告 或在这里修改:AssignmentsTiming analysis settings.Individual clocks. 6.Timing characteristics of device EPM570T144C5 are preliminary 原因:因为 MAXII 是比較新的元件在 QuartusII 中的時序并不是正式版的, 要等 S
6、ervice Pack 措施:只影响 Quartus 的 Waveform 7.Warning: Clock latency analysis for PLL offsets is supported for the current device family, but is not enabled 措施:将 setting 中的 timing Requirements而默认为 32 位, 将位数裁定到合适的大小 措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位 数3.All reachable assignments to data_out(10) assign 0,
7、 register removed by optimization 原因:经过综合器优化后，输出端口已经不起作用了4.Following 9 pins have nothing, GND, or VCC driving datain port - changes to this connectivity may change fitting results 原因:第 9 脚，空或接地或接上了电源 措施:有时候定义了输出端口，但输出端直接赋0，便会被接地，赋1接 电源。如果你的设计中这些端口就是这样用的，那便可以不理会这些 warning5.Found pins functioning as u
8、ndefined clocks and/or memory enables 原因:是你作为时钟的 PIN 没有约束信息。可以对相应的 PIN 做一下设定就行了。 主要是指你的某些管脚在电路当中起到了时钟管脚的 作用，比如 flip-flop 的 clk 管脚，而此管脚没有时钟约束，因此 QuartusII 把“clk”作为未定义的时钟。 措施:如果 clk 不是时钟，可以加“not clock”的约束；如果是，可以在 clock setting 当中加入；在某些对时钟要求不很高的情况下，可以忽略此警告或在这 里修改:AssignmentsTiming analysis settings.Ind
9、ividual clocks. 6.Timing characteristics of device EPM570T144C5 are preliminary 原因:因为 MAXII 是比較新的元件在 QuartusII 中的時序並不是正式版的,要等 Service Pack 措施:只影响 Quartus 的 Waveform 7.Warning: Clock latency analysis for PLL offsets is supported for the current device family, but is not enabled 措施:将 setting 中的 timing
10、 Requirements&OptionMore Timing Setting- settingEnable Clock Latency 中的 on 改成 OFF8.Found clock high time violation at 14.8 ns on register “|counter|lpm_counter:count1_rtl_0|dffs11“ 原因:违反了 steup/hold 时间，应该是后仿真，看看波形设置是否和时钟沿符 合 steup/hold 时间 措施:在中间加个寄存器可能可以解决问题 9.warning: circuit may not operate.detect
11、ed 46 non-operational paths clocked by clock clk44 with clock skew larger than data delay 原因:时钟抖动大于数据延时,当时钟很快，而 if 等类的层次过多就会出现这种 问题,但这个问题多是在器件的最高频率中才会出现 措施：settingtiming Requirements&OptionsDefault required fmax 改小一些，如改到 50MHZ10.Design contains input pin(s) that do not drive logic 原因:输入引脚没有驱动逻辑(驱动其他
12、引脚）,所有的输入引脚需要有输入逻辑 措施:如果这种情况是故意的,无须理会,如果非故意,输入逻辑驱动.11.Warning：Found clock high time violation at 8.9ns on node TEST3.CLK 原因：FF 中输入的 PLS 的保持时间过短 措施：在 FF 中设置较高的时钟频率12.Warning: Found 10 node(s) in clock paths which may be acting as ripple and/or gated clocks - node(s) analyzed as buffer(s) resulting in
13、 clock skew 原因:如果你用的 CPLD 只有一组全局时钟时，用全局时钟分频产生的另一个时 钟在布线中当作信号处理，不能保证低的时钟歪斜(SKEW)。会造成在这个时钟 上工作的时序电路不可靠，甚至每次布线产生的问题都不一样。 措施:如果用有两组以上全局时钟的 FPGA 芯片，可以把第二个全局时钟作为另 一个时钟用，可以解决这个问题。第 5 条补充如下: 5.Found pins functioning as undefined clocks and/or memory enables .可以忽略此警告 AssignmentsTiming analysis settings.Indiv
14、idual clocks. new Clock setting注意在 Applies to node 中只用选择时钟引脚一项即可，required fmax 一般比所要求 频率高 5%即可，无须太紧或太松。增加第 13 条: 13.Critical Warning: Timing requirements were not met. See Report window for details. 原因：时序要求未满足， 措施：双击 Compilation ReportTime Analyzer红色部分（如 clock setup:clk等）左键单击 list path,查看 fmax 的 SLA
15、CK REPORT 再根据提 示解决,有可能是程序的算法问题或 fmax 设置问题ps:大家如果有什么难解决的 warning 也可以发上来讨论一下,如果有已经解决 的疑难 warning 解决方法,也可以一起分享经验.上面的情况如有错误之处,欢迎 拍砖 14.Cant achieve minimum setup and hold requirement along path(s). See Report window for details. 原因：时序分析发现一定数量的路径违背了最小的建立和保持时间，与时钟歪 斜有关,一般是由于多时钟引起的 措施：利用 Compilation Report
16、Time Analyzer红色部分（如 clock hold:clk等），在 slack 中观察是 hold time 为负值还是 setup time 为负值， 然后在：AssignmentAssignment EditorTo 中增加时钟名(from node finder)，Assignment Name 中增加和多时钟有关的 Multicycle 和 Multicycle Hold 选项，如 hold time 为负，可使 Multicycle hold 的值multicycle,如设 为 2 和 1。15: Cant analyze file - file E:/quartusii/*/*.v is missing 原因：试图编译一个不存在的文件，该文件可能被改名或者删除了 措施：不管他，没什么影响16.Warning: Cant find signal in v
