基于FPGA的智能作息时间系统设计

《基于FPGA的智能作息时间系统设计》由会员分享，可在线阅读，更多相关《基于FPGA的智能作息时间系统设计（15页珍藏版）》请在金锄头文库上搜索。

1、嵌入式原理与应用期末课程设计1智能作息时间系统论文课题：智能作息时间系统班级：10 集成姓名：.学号：指导老师：嵌入式原理与应用期末课程设计2摘摘 要要智能作息时间系统为学校上下课时间的准确控制提供了很大的便利，同时在工厂、办公室等场合也起到了提醒人们时间的作用，因此该系统的设计有一定的实用意义。本设计采用基于现场可编程门阵列（FPGA）的方法，底层模块采用硬件描述语言（HDL）设计，不仅能对时、分、秒正常计时和显示，而且还可对起床铃、熄灯铃时间的设定，上下课时间响铃，整点响铃等，报警时间可在 1 至 9 秒自由设定。系统主芯片采用美国 Altera 公司的 EP2C35F672C6 器件。该

2、系统主要由计时模块、控制模块、响铃模块、定时模块、LCD 显示模块等模块组成，由按键进行时钟的复位、校时、整点响铃启停等。通过仿真验证及实际测试，该系统能够正常计时、定时报警、报警时长设定等功能，可为日常作息提供准确、便捷的提醒。系统运行稳定，设计方法可行。关键词：智能作息时间系统 现场可编程门阵列 硬件描述语言 索要整个工程添加 QQ:276162016嵌入式原理与应用期末课程设计3第一章第一章 绪论绪论1.1 选题选题目的目的当今社会，电子技术的应用无处不在，电子技术正在不断地改变我们的生活，改变着 我们的世界。在这快速发展的年代，时间对人们来说是越来越宝贵，在快节奏的生活时， 人们往往忘

3、记了时间，一旦遇到重要的事情而忘记了时间，这将会带来很大的损失。因此 我们需要一个定时系统来提醒这些忙碌的人。数字化的时钟给人们带来了极大的方便。近 些年，随着科技的发展和社会的进步，人们对时钟的要求也越来越高，传统的时钟已不能 满足人们的需求。多功能数字钟不管在性能还是在样式上都发生了质的变化，学校智能作 息时间系统就是以时钟为基础的，在平时校园生活中是必不可少的工具。 智能作息时间系统的数字化给人们生产生活带来了极大的方便，而且大大地扩展了时钟 原先的报时功能。诸如定时自动报警、定时启闭电路、定时开关烘箱、通断动力设备，甚 至各种定时电气的自动启用等，所有这些，都是以时钟数字化为基础的。

4、如今电子产品正向功能多元化，体积最小化，功耗最低化的方向发展。它与传统的电子 产品在设计上的显着区别是大量使用大规模可编程逻辑器件，使产品的性能提高，体积缩 小，功耗降低，同时广泛运用现代计算机技术，提高产品的自动化程度和竞争力，缩短研 发周期。 因此，基于 FPGA 研究时钟及扩展应用，有着非常现实的意义。1.2 Quartus设计步骤设计步骤Quartus II 是 Altera 公司的综合性 PLD 开发软件，支持原理图、VHDL、VerilogHDL 以及 AHDL（Altera Hardware Description Language）等多种设计输入形式。内嵌自有的综 合器以及仿真

5、器，可以完成从设计输入到硬件配置的完整 PLD 设计流程4。 其设计流程包括设计输入、编译、仿真与定时分析、编程与验证。设计输入包括原理图输 入、HDL 文本输入、EDIF 网表输入、波形输入等几种方式。编译时要根据设计要求设定 编译方式和编译策略，然后根据设定的参数和策略对设计项目进行网表提取、逻辑综合、 器件适配，供分析、仿真和编程使用。设计完成后需要进行仿真，可以测试设计的逻辑功 能和延时特性。最后可以用得到的编程文件通过编程电缆配置 PLD，进行在线测试。在设 计过程中，如果出现错误，则需重新回到设计输入阶段，改正错误或调整电路后重新测试。1.3 VHDL 特点特点 硬件描述语言 HD

6、L（HardwareDescriptionLanguage）诞生于 1962 年。与 SDL（SoftwareDescriptionLanguage）相似，经历了从机器码（晶体管和焊接） 、汇编（网 表） 、到高级语言（HDL）的过程5。HDL 是用形式化的方法描述数字电路和设计数字逻 辑系统的语言。主要用于描述离散电子系统的结构和行为。 HDL 和原理图是两种最常用的数字硬件电路描述方法，HDL 设计法具有更好的可移 植性、通用性和模块划分与重用性的特点，在目前的工程设计开发流程是基于 HDL 的6。 在目前的工程设计中被广泛使用。所以，我们在使用 FPGA 设计数字电路时，其开发流程 是基

7、于 HDL 的。 VHDL 描述数字电路系统设计的行为、功能、输入和输出。它在语法上与现代编程语言嵌入式原理与应用期末课程设计4相似，比如 C 语言。应用 VHDL 进行系统设计，有以下几方面的特点:功能强大、可移植 性、独立性、可操作性、灵活性。第二章第二章 系统方案设计系统方案设计2.1 设计方案设计方案采用基于 FPGA 的 EDA 计数设计。智能作息时间系统结构组成中的数字部分可全 部在 FPGA 内部完成，底层模块可以采用 HDL 语言或者软件中的库元件。这种设计方法 可使得系统的集成度提高，抗干扰能力也相应提高。 控制器底层模块采用硬件描述语言设计，顶层模块设计方法采用原理图方式；

8、打铃器 具有计时功能，能对时、分、秒正常计时和显示；又具有定时打铃功能，当设定的打铃时 间与学校上下课时间点相同时打铃；并且计时时间、定时时间、打铃时长（1S9S 内）自 由设置和调整，其数据信息通过 LCD 显示。 振荡器产生稳定的 50MHZ 高频脉冲信号，作为数字钟的时间基准，然后经过分频器 输出标准秒脉冲。秒计数个位器满 10 后向十位进位，秒计数器十位满 6 后向分计数器个位 进位，分计数器个位器满 10 后向十位进位，分计数器十位满 6 后向小时计数器满 12 后向 am_pm 进位，计满后各计数器清零，重新计数。计数器的输出送 LCD1602 显示。在控制 信号中除了一般的校时信

9、号外，还有时钟清零信号。时基电路可以由石英晶体振荡电路构 成，晶振频率为 50MHz，经过分频可得到秒脉冲信号。总体设计框图如下图总体设计框图总体设计框图2.2 分频模块设计分频模块设计晶体振荡器是构成数字时钟的核心，振荡器的稳定度及频率的精度决定了数字钟计时 的准确程度，它保证了时钟的走时准确及稳定。石英晶体的选频特性非常好，只有某一频 率点的信号可以通过它，其它频率段的信号均会被它所衰减，而且振荡信号的频率与振荡嵌入式原理与应用期末课程设计5电路中的 R、C 元件的数值无关。因此，这种振荡电路输出的是准确度极高的信号。本设 计 FPGA 外部使用的是 50MHz 晶振，在其内部再根据需要进

10、行分频。 如下图所示为分频模块连接图。分频模块分别产生 1kHZ、10HZ、1HZ 脉冲信号。其 中 1KHZ 作为 lcd 1602 读写时钟信号，10HZ 为 lcd1602 刷新频率，1HZ 作为时钟基准时钟 信号。2.3 时钟模块时钟模块设计设计时钟模块是智能作息时间系统最基本的模块，主要实现基本计时、调时、调分功能， 包括秒计数模块、分计数模块、时计数模块，上下午计时模块。 2.3.1 秒计数模块秒计数模块 下图为秒计数模块符号图和功能仿真图。输入端口 reset 是秒计数模块的清零信号，en 是整个数字中的使能信号，高电平有效； clk 脉冲输入端口，外接分频模块频率为 1Hz 的

11、 时钟信号；second_L 输出端口是秒时钟的低位，second_H 输出端口是秒时钟的高位， ；cout 端口是进位输出端口，当秒计数高位到 5 时向分钟进位，输出高电平，其它时候输 出低电平。秒计数模块符号图秒计数模块符号图秒计数模块波形仿真图秒计数模块波形仿真图2.3.2 分计数模块分计数模块 下图所示为分计数模块符号图。输入端口 reset 是分计数模块的复位信号，en 是整个 数字中的使能信号，高电平有效； clk 是脉冲输入端口；sel 是片选信号，load 是预置数使 能信号，minite_out_L3.0是分计时的低位，minite_out_H2.0是分计时的高位；cout

12、端口嵌入式原理与应用期末课程设计6是进位输出端口，接时计数的 clk 作为时钟输入，当分高位计数到 5 时输出高电平，其它 时候输出低电平。分计数模块符号图分计数模块符号图 下图所示为分计数模块波形仿真图。给 clk 一定时钟信号之后，reset 高电平复位，每 次达到时钟脉冲上升沿时，分计数低位 min0 计一个数，计到 9 时向高位进位，当计到 59 时，模块进位输出 cout 产生一个脉冲信号，当 sel，和 load 同时为高时完成预置功能，由 仿真图可知此模块设计满足设计要求。分计数模块波形仿真图分计数模块波形仿真图 2.3.3 时计数模块时计数模块 下图所示为时计数模块符号图。输入

13、端口 reset 是时计数模块的复位信号，en 是整个 数字中的使能信号，高电平有效； clk 是计时脉冲输入端口；load，sel 为预置数使能端， 高电平时讲输入数据加载到输出端，hour_out_L3.0是计时的低位，hour_out_H1.0是计 时的高位,select_en 是计时高位反馈到低位的控制信号，当高位输出 0 时，低位位十进制计 数器，高位输出为 1 时，低位为二进制计数器。时计数模块符号图时计数模块符号图 时计数模块波形仿真图如下图所示。clk 接分计时模块的进位输出，给定时钟信号， reset 高电平复位，每次达到时钟脉冲上升沿时，时计数低位计一个数，计到 9 时向高

14、位进 位，当计到 12 时，高、低都变为零，计数重新开始，进位输出高电平，使上下午翻转，当 sel，和 load 同时为高时完成预置功能，由仿真图可知此模块设计满足设计要求。嵌入式原理与应用期末课程设计7时计数模块波形仿真图时计数模块波形仿真图2.4 时间调整模块设计时间调整模块设计下图所示为调时模块符号图。本设计的调时模块使用多选一，一选多多路复用电路， mode_sel5.0,和 shift_SEL4.0为选择信号，根据选择信号的不同可选择调整对时间，起 床铃时间，熄灯铃时间，打铃时长和间隙时长进行调整。调时模块符号图调时模块符号图2.5 时间寄存器模块设计时间寄存器模块设计下图所示为时间

15、寄存器，存储打铃的所有时间，如起床铃时间，熄灯铃时间，上下课 时间，打铃时长等。嵌入式原理与应用期末课程设计8时间寄存器模块符号图时间寄存器模块符号图2.6 闹铃时间模块设计闹铃时间模块设计下图是一个多选一，多路复用器，用于找出离当前时间最近的下一个响铃时间。闹铃时间模块符号图闹铃时间模块符号图嵌入式原理与应用期末课程设计92.7 闹铃时间模块设计闹铃时间模块设计下图为响铃模块符号图左边的为闹钟控制模块，负责将当前时间与响铃时间进行比较， 并判断出是起床铃、熄灯铃、上下课响铃或是整点报时。右图则根据不同的响铃类型输出 不同的波形，从而控制不同的响铃输出。响铃模块符号响铃模块符号响铃波形仿真图响

16、铃波形仿真图2.8 显示模块设计显示模块设计对于本学校作息系统的设计，必不可少的就是显示模块的设计，因为根据设计要求， 时钟的计时显示、闹钟的时间设定、蜂鸣器报警时长的设定，都需要显示，设计中使用 LCD1602 来显示，第一行显示时间，第二行显示最靠近该时间的响铃时间。 在调整模式下时，通过多路复用器可分别在第二行显示各个参数数值。下图为 LCD1602 显 示的模块符号图嵌入式原理与应用期末课程设计10显示模块符号图显示模块符号图第三章第三章顶层设计顶层设计3.1 原理图：原理图：嵌入式原理与应用期末课程设计113.2 对应引脚锁定：对应引脚锁定：3.3 顶层设计功能仿真图：（顶层设计功能仿真图：（LCD_date7.0为液晶屏数据口）为液晶屏数据口）3.4 顶层设计时序仿真图：（顶层设计时序仿真图：（LCD_date7.0为液晶屏数据口）为液晶屏数据口）嵌入式原理与应用期末课程设计123.53.5 在在 SignalSignal TapTap 中仿真波