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1、计算机科学20 07 Vol.34N 0.11多核处理器降低功耗技术综述郝松都志辉,(清华大学计算机系北京100054)王受刘志强2(河北大学科技处保定0 7100 0)2摘要随着芯片集成度越来越高,处理器功耗已经和性能、时钟频率、芯片尺寸共同成为衡责一个处理器优劣的最主要标准。传统的降低功耗的技术都是针对功耗本身,即动态消耗和静态消耗,针对动态消耗的有多元供能电压技术(Multiples u即lyV Oltage)、动态电压调节技术(伪na mieVoltageS cali呢)和基于时钟信号的技术,针对静态消耗的有通道长度调整技术(Ch an ne lLen gt h氏a l in g)、寄
2、存器锁存技术和能童选通技术(P owerGa t i n g)。近两年从处理 器结构和算法角度思考降低功耗逐渐成为热点,在未来一段时间将成为研究的主要方向。关健词动态消耗,静态消耗,结构和算法优化Sur Veyo nMu lt i -co reP找祀侧览幻招 P匕werCon s.r nPtio nRe du cin gle chn ol呼e sH AOS o飞,D U Zhi - -Hui,WANGManLIUZ hi -Qia褚(块pa rtm entofC o呷ute rS cien eea nd Teehnol呢y,Tsi眼hu aU n ive r sity,B ei ji飞1000
3、84)l(S cie n eea nd Teehn ol呀y()ffie e,HebeiUniv er sity,B ao ding07100 0)2A加t,ctWiththein e re asi飞inehipdensity,即we reon s山r nption,togethe rw ithpe rf or m anee,eloekrate a ndehipa re-a,ha sbeeo methePr imeer iter io nstoev alu ateapr oees s or .T r adition alte ehn ol呀ie sm ostlyf oeusontheeo n
4、sumptio nits el finelu di吃dyn田爪iean dstatieeon su r nptio几Mostofthe s ete chnologie sha v ealreadybe e nw idelyu sed.Multiplesup plyvolt眼e,dyn amievolt眼eseali眼an deloekgati呢ar eu s edtore du eed”a mieeo nsumptio几Chann elle飞ths e al-i眼a nd因wergati眼a reu se dtore du e estatieeonsu mptio几P owe reo nsum
5、ptionredu ei吃fr omopti而zingthepr oee s sorarehite etu rea ndalg orithmhasbe eomeahot即t,andwil lbether n aindire etio ninthisfiel d.K勺叨Ol d sD ynam ieeo n su r nPtio n,S tatiee o n su r nPtion,A rehite etu r ea ndalgoritl1111optim ization1引言随着半导体技术的进步,处理器的集成度迅速提高,带来了性能和速度的提升,但同时处理器的能耗也大幅度增加了,这意味着释放更多
6、的热量。对此,生产厂商不得不采用更高效的冷却措施,但无疑将增加成本。目前,处理器的设计已经由单核转向多核,而多核处理器存在着发热大、散热难的问题。另外,随着手提设备的普及,延长电池单次充电的使用时间成了广大客户的共同需要。虽然电池技术的发展对于化学工业来说已经相当快了,但仍然赶不上处理器的发展 和应用的需求。基于 上述原因,降低处理器的功耗成了当务之急。本文就目前存在的降低处理器功耗的技术和方法进行阐述和分析。第2部分将简述降低功耗技术的发展、评价标准。第3,4部分将分别介绍降低动态消耗和静态消耗的技术。第5部分讨论如何通过非对称多核处理器结构降低功耗。第6部分介绍针对冗余多线程的优化算法。最
7、后给出总结和展望。2降低处理器功耗技术概述2.1降低功耗技术的发展处理器功率的消耗主要来自三个方面 l j,总功耗可以表示如下:P a,尸如。+尸d v n+尸s t B血其中尸s h a。为电路的短路功耗,它是晶体管在逻辑门打开的瞬间同时产生的,这部分功耗一般比较小。动态消耗尸dy n包括处理器内部各元件正常工作时所消耗的电能,例如电容性的充放电、切换频率、逻辑门的状态转换等等。降低动态消耗一直以来都是人们研究的重点,而且技术比较成熟,比如动态电压调节、时钟屏蔽技术等等。后来,随着静态消耗在全部功率消耗中所占比重的增加,人们开始重视静态消耗的降低。功率的静态消耗尸,t I。是指来 自漏电流的
8、功率消耗,具体包括亚闷值漏电流和门漏电流。经过几年的发展,降低静态消耗的技术也趋于成熟。最近两年,这种电路级的低功耗技术进展缓慢,通过优化处理器结构和算法达到降低功耗的目的将成为主要的研究方向。2.2EPI一功耗评价标准E PI是衡量处理器能量效率的标准,它表示处 理器平均执行一条指令需要消耗的能量。E PI的单位可以为Jou l e s/i n s tr uc t io n(焦耳/每条指令)或者是Wat t/IP S(瓦特/每秒指令数)。E PI值越大,处理器的能源效率就越差。处理器的EP I决定因素有三个方面:设计(包括微架构、逻辑、电路、布线等等)、加工工艺和供电电压。3降低动态消耗的技
9、术3.1多元供能电压技术Mu ltipleSuPply V O lt剑乒)!)国家自然科学基金(No.6050 30 90)、北京市 自 然科学基金(N氏4042,081)、973子项 目(No.Zoo4CB Z179o3)。郝松硕士,主要研究领域为网格计算;都志辉博士、副教授,主要研究领域为网格计算、高性能计算.259单个晶体管的动态消耗可以用下面的公式表示:殊=X份呱其中,K是状态转换因子,由晶体管的物理特性决定;C是晶体管的装载电容;f 是时钟频率,九代表供能电压。由于动态消耗正比于供能电压的二次方,所以通过降低供能电压可以有效地减少动态消耗.但是过低的供能电压会对处理器的 性能造成影响
10、,解决这个间题的技术目前有两种:CV S(C l u s-te喇V olt a ge反ali雌)技术和RR PS(R owbyRowopti而z e dPowerS叩pl ys che me)技术。这两种技术都基于提供多元的供能电压思想,即对不同的功能部件提供不同的电压。3.1.1CVS技术CVS技术是最早提出的通过提供多元供能电压来降低功率的技术之一,它将处理器内的逻辑电路分成两个组,即关键路径上的电路(处于系统的瓶颈部分,性能下降会引起整个系统性能的下降,如流水线、c ac he )和非关键路径上的电路(对处理器性能不产生决定性影响的部件).降低非关键路径电路的电压从而降低其功耗,而关键路
11、径上仍保持正常的工作电压以保证处理器的性能.采用这种方法效率很高,可以降低处理器平均4 7%的功耗,但是它的问题在于:这样人为的分组造成了两组电路之间较大的通信延迟,进而对处理器的性能产生影响。尤其在多核处理器中,如何选择分组的粒度,从而保持处理器内部互连网络的效率,成了CVS技术很难解决的问题。另外,由于需要增加额外的控制器件,所以造成芯片面积平均增加巧%。3.1.2RR PS技术与CV S的分组方式不同,R RPS技术提供一种细粒度的多元供能电压的机制,其实质是为每个基本元件(例如缓冲 器、锁存器)都提供不同的电压。我们以时钟锁存器为例介绍R R PS技术的工作机制 l z。需求程度动态地
12、调整处理器的电压和时钟频率,从而在满足应用需求的基础上最大限度地降低功耗.由于D VS技术要随时了解系统中应用程序对资源的需求情况,而处理器的硬件无法判断它所执行的程序的计算量,所以它需要操作系统的支持。操作系统根据当前所有任务的计算量,调节处理器的速度。处理器的速度可以通过调整时钟频率来调节,操作系统将所需的时钟频率传递给处理器中的电压调节系统,电压调节系统根据时钟频率计算出时钟振荡器所需的电压,并将该电压输出到时钟振荡器,从而控制处理器的速度。同时,电压调节系统要根据该时钟频率计算确保处理器正常运行而且功耗最低的供能电压,并将它输送到供电线路上.动态电压调节技术能在满足程序运行要求的性能前
13、提下来降低功耗.特别是当多核处理器不同核心上运行着的应用程序对速度的要求不同时,这种能力可以使得处理器总是运行在一个最优的能量效率比上,最大限度地节省功耗,在一些应用中甚至可以达到节省8 0%的功耗 l 0。但是它需要操作系统的支持,而且电压的调节过程需要一定时间,所以对处理器的性能有一定影响。3.3甚于时钟信号的技术3.3.1时钟屏蔽技术(elo ckgati昭)时钟屏蔽技术川的主要思想是对一段组合逻辑电路的时钟信号增加控制逻辑,当电路处于空闲状态时,截断该部分的时钟信号。其实质是通过控制时钟减少不必要的状态转换,从而降低动态消耗。为了控制时钟信号,需要设计专门的逻辑来判断当前电路所处的状态
14、,并根据不同的状态发出不同的控制信号,如图26所示。反债 蚁少俨V口国曰v。二二二一了一入门嘿七加庙盯vo. 丽一了一一le eL厂了二当电压调节需要一定时间,影响处理器效率是应用最广泛的降低动态消耗的技术时钟屏蔽技术时钟树关闭技术消除了时钟树本身的动态消耗对硬件依赖性很大,如果出现判断错误,后果严重问题的规模在O( z”)数量级,很难在每条时钟路径上都应用思想提出很早,应 用广泛是对时钟屏蔽技术的补充4降低静态消耗的技术静态消耗是指来自漏电流的功率消耗,特点是即使元件处在空闲状态也会消耗电能。4.1通道长度调整O 侧阴el玩n g ths,】吨) 通道长度调整是一种通过优化芯片的制造工艺来达
15、到减小亚闽值漏电流的方案。亚闽值漏电流是一种贯穿晶体管的微弱电流,它可 以通过延长晶体管的导电通道来减小,但这样做会带来一定的延迟。图4 13反映了漏电流的强度随通道长度变化的情况。丈丈丁一生宝瑟瑟瑟瑟一一一钊mO S S S S S- -一p比旧S S S S S火火谈资女、_ _ _二二二二二二二二4 0424 44 6 Q出mel肠ng t h(n m)图4晶体管通道长度变化对漏 电流强度的影响在T8 5、儿一IV时,无论s晶体管还是pm os晶体管,将通道长度由4 0n r n增加到4 5n r n,都可以使漏电流从30 0几A/脚降低到9 0n A/脚。但通道长度的增加会使晶体管开关
16、充放电的时间增加,对性能产生影响。实验证明,在通道长度增长为4 5n r n时,静态消耗会减少 2 0 %,但会带来5%的速度损失。另外,增加通道长度还会导致处理器动态消耗的增加,这也是它的缺点。4.2寄存器锁存技术 寄存器锁存技术是降低静态消耗的一种常用方法,其思想是当处理器中的一个功能部件不处于工作状态时,将这个部件中主要寄存器的数据复制到低功耗的锁存器中,并切断该功能部件的供电电压。当功能部件需要恢复工作时,再将数据从锁存器复制回寄存器,从而达到降低功耗的目的。Ana nt haCh an dr ak asa n等人通过实验证明,亚问值漏电流的强度可以用如下公式 表示:场 Klwe一vt h/屿(z一e一叭)可见,当其他参数不变时,增加闽电压V*可以减小亚闽值漏电流。所以,通常采用掺人杂质的方法使锁存器的闷电压高于功能部件中寄存器的阅电压,来降低锁存器中的静态消耗。寄存器锁存技术由于其实现方法简单,不需要增加过多的控制逻辑而被广泛采用,但其不足在于:由于采用较高的阐电压,锁存器的状态转换需要较长时间,所以不宜用在处理器的关
