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1、关于这篇翻译的几点申明关于这篇翻译的几点申明1. 翻译参与人员是成都信息工程学院的 王堃 邓练 王继承。2. 由于能力和时间有限，只翻译了自己觉得对我们这次培训有用的部分。其它部分希望有兴趣的人自己查阅 PDF.3. 这个翻译是基于 AD 公司的 AD9954 的 PDF 的，翻译了部分页数的部分内容。有部分内容由于在一个“AD9954 中文“的 PDF 上有了说明，我们就没有再翻译，有需要可以联系我们。4. 这篇文章是翻译来我们自己查阅用的，如果你在使用这个文档的所产生的问题责任由你自己负责，所有错误都是因为你不自己看PDF!:- )5. 不需要感谢，只需要大家在传阅这篇翻译的时候不要删除这
2、几点申明。6. 有任何问题可以联系我们 QQ: 王堃4164162 邓练 16519653 王继承 4051170247. 时间 ：2007-8-118. 地点 ：成都信息工程学院 高频培训实验室几个核心词汇的解释几个核心词汇的解释： （PDF13,14 页）页）参考频率：参考频率：REFCLKREFCLK InputInputAD9954有几种生成内部系统时钟的方式，片上的振荡环路可以通过外部的时钟输入引脚链接的晶振产生一个低频参考信号。 系统时钟可以通过内部的一个锁相倍频使低频的输入信号生成一个低频信号源的供给系统高采集率的DDS和DAC使用。为了得到最好的效果，外部晶振要尽量稳定，无噪声
3、。通过对CLKMODESELECT引脚， CFR1和CFR2的设置可以设定系统的时钟工作模式，需要注意这些引脚只支持1.8v的逻辑电压，不支持3.3v的逻辑电压。CLKMODESELECTCLKMODESELECT引脚为高引脚为高的的时候，激活了内部震荡回路， 通过外部晶振输入的频率， 系统产生一个缓冲过的信号。当内部时钟被禁用时，外部晶振必须提供一个参考频率，对于不同的操作， 如果是单端输入参考频率的话如果是单端输入参考频率的话， 应该在不用的引脚和模拟应该在不用的引脚和模拟VCCVCC之间连接一个之间连接一个0.1uf0.1uf的电容的电容。 有了这个电容，时钟输入引脚的偏斜电压（bias
4、 voltage ）会是1.35V.5号框图是对时钟工作模式设置的总结。注意对锁相环的倍频是通过CFR2这几个位进行设置的,和CFR1是相互独立的。倍频器：倍频器：片上的锁相环电路可以参考频率进行倍频片上的锁相环电路可以参考频率进行倍频。通过对CFR2.这几个控制位，可以设置倍频率。倍频值是在0x04 到 0x14 之间（420倍）。编程时使用者应该考虑倍频器的最大输入频率， 在倍频比修改后，必须有一段时间的延时让锁相环去锁定。（大概1ms）The PLL is bypassed by programming a value outside the rangeof 4 to 20 (decim
5、al). When bypassed, the PLL is shut down toconserve power. （这一段不理解，大家自己查阅吧）。压控振荡器VCO可以通过对(CFR2)位的设置进行精确范围的设置。环路滤波器（loop filter）链接的电容和电阻的推荐取值在框图4上。DACDAC 输出输出和大多数的DAC不一样的是，AD9954的参考点是AVDD,而不是AGND。两个双向输出端提供一个最大值输出电流，微分输出可以减少DAC输出产生的共态噪声，从而有更好的信噪比。最大电流是由外部DAC_RSET引脚和 DAC ground 引脚直接链接的电阻RSET决定的，计算方程如下。
6、RSET=（39.19/Iout）最大输出电流是15MA.限制到10ma以下有更好的spurious-freedynamic range (SFDR)效果。DAC输出-5.0v到+5.0v之间。超出这个范围会产生过载以至于烧毁DAC输出电路.要注意输出电压不要超出这个范围。比较器比较器：许多应用都是方波而不是正弦波，该芯片为了支持这种应用，自身带有片上比较器，片上比较器特点为带宽大于 200M，电压输入范围为 1.3 到 1.8，比较器可通过使用控制字CFR1进行关闭，目的是降低电源功耗频率累加器：频率累加器：该板块采用线性扫频模式，从开始频率 (F0) 转变到终点的频率(F1) 不是即时的，
7、而是以扫频或者跳变的方式进行转变。跳变模式可通过步进在 F0-F1 中间任意频率完成，线性扫频板块是用上升或者下降三角频率改变控制字和上升下降三角频率的斜率以及频率累加器实现。通过 CFR!使能线性扫频模块，线性扫描没有固定某个位去建立某一方式，用以在扫描过程中达到终点频率。频率控制字：频率控制字：参照图 2，三个不同的资源组成频率控制字， 为 dds 核心提供相位累加器的累加值：频率累加器，静态 RAM,和控制逻辑寄存器。实际应用中静态的输出频率或超过四被预置输出频率需要被转变， 在一些在变或不明确的次序中，设定 FTW 的首选方法是设定 FTW0 寄存器的值。如果应用中需要预置超过四个特殊
8、程序控制字或者需要写一个预置控制字序列，可以将 FTW 写到片上 RAM 上，通过管脚的设置可以在一套或者一系列之间进行切换。 （PS0,PS1）应用中如果需要一个稳定的扫频，就需要设置第二频率计数器。尽管累加器的值是使用者编程得到的， 但是程序中一定要制定写些规则来避免溢出DDSDDS核核DDS的输出频率Fo是通过一个方程计算出来的， 方程涉及系统时钟(SYSCLK), 频率设置字(FTW), 和相位累加器的容量 (232, 这个芯片).方程如下fO= (FTW)(fS)/232；0 FTW 231fO=fS (1 (FTW/232)；231这个寄存器写值之后就马上实现了。如果是多字节的写指
9、令，对这两个寄存器位写指令应该是在整个通信周期的中间。 （所以应该对剩下的字节改变量后进行依次重新书写 CFR1，以保证整个修改全部刷新-括号里面是我自己的理解，希望大家有选择的读取） 。 系统必须保证时钟同步以保证 AD9954 可以识别每个外部逻辑控制字。比如，如果系统发送一个指令字节去修改一个2-byte（16 位）的寄存器，但是对 SCLK 产生了 3 个字节（24次）的脉冲，即产生了多余的 24 个脉冲，那么通讯同步就丢失了。这种情况下，最开始的 16 个 SCLK 上升沿里面读取的数据被存储进了你所选择的寄存器， 但是后面的八个上升沿则会被 AD9954 理解为下一个指令字节。 为
10、了防止 AD9954 和系统之间的不同步， IOSYNC 这个引脚可以对 AD9954 的串口状态控制器进行重启。 如果要对 RAM profile 进行读取那么必须操作 PROFILE 控制引脚（PS1 和 PS0） 。通过对 PS1 和 PS0 的设置可以片选你所需要的 RAM 寄存器。然后进行读取。指令字节指令字节指令字节包括以下信息：MsbD6D5D4D3D2D1LSBR/wxxa4a3a2a1a0这里是一个草图，具体请查阅 PDF.R/W :这一位是控制是对内存地址的写操作还是对内存地址的读操作的。R 就是读，w 就是写 1：读0 ：写X，x：d6，d5 这两位可以不用关心。a4a3
11、a2a1a0：这里是对所要操作的内存地址进行设置。每个存储器所对应的内存地址请在内存框图上查找。 （参考 PDF表 12，13）内存地址框图及介绍内存地址框图及介绍图12和13是内存地址的框图。可用的内存地址是由linear sweepenable bit位决定的。有些寄存器的内存地址可能会由于操作模式的不同有所改变。 特别的是： 0x07， 0x08， 0x09， 0x0a这几个寄存器会受到影响。 因为linearsweep operation （直译 直线扫描操作）的优先级高于RAM操作。AD公司建议在linear sweep被使能的情况下，通过bitCFR1把RAM操作禁止。通过对CFR
12、1 的设置去保证电源（conserve power）.串口地址数与每个寄存器关联， ”:多个多个AD9954AD9954软件手动同步软件手动同步CFR1=0（默认）。手动同步特征不被激活。CFR1=1。软件控制的手动同步特征被激活。SYNC_CLK上升沿被SYNC_CLK周期提前，并且这位被自动清零。为了提前上升沿若干倍，这个位需要被设置一次在在每个提前时。CFR1:CFR1: SoftwareSoftware ManualManual SynchronizationSynchronization ofof MultipleMultiple AD9954sAD9954sCFR1 = 0 (de
13、fault). The manual synchronization feature isinactive.CFR1 = 1. The software-controlled manual synchronizationfeature is executed. The SYNC_CLK rising edge is advanced byone SYNC_CLK cycle, and this bit is autocleared. To advance therising edge multiple times, this bit needs to be set once foreach a
14、dvance.CFR1:线性频率扫描使能线性频率扫描使能CFR1=0（默认）。AD9954的线性频率扫描能力不被激活。CFR1=1。AD9954的线性频率扫描能力被激活。参看线性扫描部分详细内容。CFR1:CFR1: LinearLinear FrequencyFrequency SweepSweep EnableEnableCFR1 = 0 (default). The linear frequency sweep capabilityof the AD9954 is inactive.CFR1 = 1. The linear frequency sweep capability of th
15、eAD9954 is enabled. See the Linear Sweep Mode section fordetails.CFR1:不被使用，待清零不被使用，待清零CFR1:CFR1: NotNot Used,Used, LeaveLeave ClearClearCFR1 ：CFR1=0（默认）。直线扫描斜率被装载仅在超时上（时钟=1）时；它不被装载由于IO更新输入信号。CFR1=1。直线扫描斜率被装载在超时上（时钟=1）时，或者在IO更新输入信号的时。CFR1:CFR1: LinearLinear SweepSweep RampRamp RateRate LoadLoad Contr
16、olControl BitBitCFR1 = 0 (default). The linear sweep ramp rate timer isloaded only upon timeout (timer = 1); it is not loaded due toan I/O update input signal.CFR1 = 1. The linear sweep ramp rate timer is loaded eitherupon timeout (timer = 1) or at the time of an I/O update inputsignalCFR1:CFR1:自动清除频率累加器位自动清除频率累加器位CFR1=0（默认）。当前频率累加器状态不被IO接受到的更新信号影响。CFR1=1。 频率累加器被自动地或者同步地腾出一个周期接受一个IO口更新信号。CFR1:CFR1: AutoclearAutoclear FrequencyFrequency AccumulatorAccumulator BitBitCFR1
